Устройство для управления обращением к памяти при отладке программ

Устройство для управления обращением к памяти при отладке программ

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е (,1001099

ИЗЬБРЕТЕН ИЯ

Союз Советскик

Социалистических республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (5l ) Дополнительное к авт. свид-ву (22) Заявлено 28.09.81 (21) 3339806/1 8-24 с присоединением заявки № (23) ПриоритетОпубликовано 28.02.83. Бюллетень № 8

Дата опубликования описания 02.03.83 (5l)M. Кл. (06 F 9/06 06 Г 1 1/26

Государственый квинтет

СССР по делам изобретений и открцтнй (53) УДК681.3 (088.8) 1

Я.М. Будовский, Л. О. Беспалов н Ю. В. Семенов (72) Авторы изобретения (7I ) Заявитель (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОБРАЩЕНИЕМ

К ПАМЯТИ ПРИ ОТЛАДКЕ ПРОГРАММ

Изобретение относится к цифровой вычислительной технике и может быть использовано при отладке программ задач специализированных IIBM, содержащих в своем составе штатные блоки постоянной памяти (БПП) с рабочими про- s ! граммами.

Известно устройство для отладки программ, например устройство отладки про грамм для постоянного запоминающего устройства, содержащее запоминающий блок без разрушения информапии (ЗББРИ) и БПП. На этапе отладки программ

ЗББРИ замещает БПП, т.е. информация, записанная в блоке ЗББРИ считывается в птины команд вместо информапии, заптесанной в блоке БПП. Указание массива замещения в данном устройстве определяется размером участка массива ЗББРИ, при атом количество участков соответстго вует количеству регистров установки, а каждый участок адресуется самостоятель2

Недостатком этого устройства являет ся сложность адресации при уменьшении размерности массива замещения, причем с уменьшением зоны замещения резко возрастает объем оборудования необходимый для реализации регистров установки.

Наиболее близким к предлагаемому по технической сущности является устрой ство для управления памятью, содержа щее блок памяти типа ЗББРИ и БПП, выходы которых через первый и второй алементы И подключены к входам блока вывода. Вторые входы первот,о и второго элемента И соединены соответственно с выходами третьего и четвертого .элемента И, входы иоторых соединены с выходами триггера, управляющий вход которо» го подключен к выходу одноразрядного блока памяти (ОБП), первые входы блока памяти, ОБП и БПП объединены и соединены с выходом первого блока формирования адреса, вторые входы ОБП и блока памяти объединены и подключены к выхо

3 100109 ду блока сравнения, входы блока сравне" ния святкины с выходом регистра и второго блока формирования адреса.

Известное устройство за счет введе» ния первого, второго, третьего элементов

И, триггера, элемента задержки и допол-, нительного ОБП обеспечивает точность .. замещения до адреса (2 3.

Недостатком устройства является Введение дополнительного ОБП, что равно 1й эначно расширению разрядной сетки основного блока памяти.

Размер разрядной сетки блока памяти, как правило, совпадает с размером разрядной сетки БПП и увеличение его в некоторых случаях невозможно.

Бель изобретения - упрощение устройства.

Поставленная цель достигается тем, щ что в устройство для управления обращением к памяти при отладке программ, содержащее блок оперативной памяти, блок постоянной памяти, первый и второй блоки элементов И, элемент ИЛИ, при- д чем адресные входы устройства соединны с адресными входами блоков оперативной и постоянной памяти, вход обращения за командой соединен с входами опроса блоков оперативной и постоянной памяти, информационный вход устройства соединен с информационным входом блока оперативной памяги, информационные выходы разрядов блоков оперативной и постоянной памяти соединены с первыми входами соответственно первого и второго блоИ ков элементов И, выходы первого и второго блоков элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого являеч .

40 ся выходом устройства, выход контрольных разрядов блока постоянной памяти соединен с вторым входом первого блока элементов И, введены блок сравнения контрольных разрядов и блок восстановления контрольных разрядов, причем вы43 ходы контрольных разрядов блоков оператиВной и постоянной памяти соединены соответственно с первым и вторым входами блока сравнения контрольных разрядов, первый и второй выходы которого соединены соответственно с третьим вхо дом первого блока элементов И и вторым входом второго блока элементов И, информационный выход блока оперативной памяти соединен с входом блока восста новления контрольных разрядов, выход которого соединен с третьим входом второго блока элементов И.

9 4

Кроме того, блок восстановления контрольных разрядов содержит узел свертки по контрольному модулю и регистр контрольных кодов, причем вход блока соединен с входом узла свертки по контрольному модулю, выход которого соединен с входом регистра контрольных кодов, выход которого является выходом блока.

На чертеже представлена блок-схема устройства для управления обращением к памяти при отладке программ.

Устройство содержит блок 1 оперативной памяти, блок 2 постоянной памяти, первые входы которых объединены и подключены к адресным входам 3 устройства, вход 4 обращения к устройству за командой подключен к входу обращения блоков 1 и 2 памяти, третий вход блока 1 подключен к входу 5 ввода информации.

Первый выход блока .2 и первый выход блока 1 подключены соответственно к первому входу первого блока 6 элементов И и первому входу второго блс ка 7 элементов И, второй выход блока

2 соединен с вторым входом блока 6 элементов И и первым входом блока 8 . сравнения контрольных разрядов. Второй вход блока 8 соединен с вторым выходом блока 1 памяти. Первый и второй выходы блока 8 соединены соответственно с третьим входом блока 6 элеменгов

И и вторым входом блока 7 элементов И.

Первый выход блока 1 соединен с входом блока 9 восстановления контрольных разрядов, выход которого подключен к третьему входу блока 7.

Ныходы первого и второго блоков 6 и 7 элементов И соединены соответственно с первым и вторым входами элемента ИЛИ 10, выход которого соединен с выходом 11 устройства. Блок 9 воостановления контрольных разрядов содер жит узел 12 свертки по контрольному мсодулю, вход которой является входом блока 9, выход узла 12 свертки подключен, к регистру 13 контрольных кодов, выход которого является выходом блока 9.

Блок 6 элементов И содержит две группы элементов И 14 и 15, блок 7 элементов И - две группы элементов И

16 и 17.

Первый вход элементов И группы 14 и первый вход элементов И группы 16 . ИВляются cooTBBTcTB98Hcl первыми Вхо» дами блока 6 и 7 элементов И. Первый вход элементов И группы 15 и первый вход элементов И группы 17 является

5 10610 соответственно вторым входом блока 6 элементов.И и третьим входом блока 7 элементов И. Вторые входы элементов И групп 14 и 15 объединены и подключены к третьему входу блока 6. Вторые входы схем И групп 16 и 17 подключены к второму входу блока 7. Входы элементов

И. групп 14 и 15 блока 6 и элементов

И групп 16 и 17 блока 7 являются выходами блоков 6 и 7 соответственно. 10

Первый и второй входы элементов ИЛИ

10 соединены соответственно с выходами блоков 6 и 7, выход элемента ИЛИ 10 является выходом блока.

Устройство работает следующим обра- 1 зом.

Через информационный вход 5 устройства на вход 3 блока 1 оперативной памяти поступают информационные слова совместно с контрольными разрядами. 20

При совместном включении блока 2 и блока 1 на фоне массива отлаженной информации, зафик:ированной в блоке 2, возникает необходимость внесения одиночных корректур.

На второй вход блоков 2 н 1 по шинам 3 поступают адреса ячеек. При наличии на входе 4 сигнала опроса информация но одноименным адресам в виде параллельных кодов считывается c ..выходов блоков 2 и 1. С первого выхода блоков

2 и 1 информация поступает на первые входы соответственно блоков 6 и 7, а с первого выхода блока 1 и на вход блока 9. С второго выхода блока 2 и блока 35

1 информация поступает соответственно на первый и второй вход блока 8 сравнения контрольных разрядов, а с второго выхода блока 2 и на второй вход блока 6.

При совпадении значений контрольных разрядов в блоке 8 на первом и втором его входах формируются соответственно разрешающие сигналы, поступающие на третий вход блока 6 и второй вход блока4

7. В результате на первый вход блока

10 и далее на выход шины 11 проходит код команды, считанной из блока 2.

При необходимости проведения одиноч«

50 ной корректуры, т.е. изменения информации по одному из адресов, организуется считывание и выборка информации из блока 1. Для этого в блоке 1 памяти по адресу внесения корректуры нарушается значение контрольных разрядов (или разряда). При поступлении сигнала опроса с. входа 4 значения контрольных разр дов, считываемых по адресу корректур

99 6 с вторых выходов блока 2 и блока 1 памяти на входы блока 8, не совпадают.

В результате этого на первом и вто ,ром выходах блока 8 формируются соответственно запрещающий и разрешающий сигналы, поступающие соответственно иа третий вход блока 6 и второй вход блока 7.

При этом запрещается прохождение информации с блока 2 через блок 6 на блок 10 и разрешается прохождение ии формации с блока 1 через блок 7 на блок

10 и далее на выход 11.

Нарушенные значения контрольных разрядов восстанавливаются в блоке 9 с помощью схемы 12 свертки по контрольному модулю, на вход которой поступают разряды инфо мационной части блока 1.

Результат свертки через регистр 13 поступает на второй вход блока,7 и далее через блок 10 на выход 11.

При необходимости корректуры массиsa нарушаются значения контрольных разрядов в блоке 1 памяти по адресам массива. При этом производится считывание информации по адресам массива на выход 11 с блока 1 с одновременным восстановлением значений нарушенных контрольных разрядов.

По сравнению с прототипом предлагаемое устройство значительно упрощает проведение корр жтировки содержимого ячейки памяти при отладке программ.

Это обеспечивается как без увеличения разрядной сетки блока памяти, так и без введения дополнительного блока памяти, что значительно упрощает устройство.

Формула и з о б р е т е н и я

1. Устройство для управления обраще-. нием к памяти при отладке программ, содержащее блок оперативной памяти, блок постоянной памяти, первый и второй блоки элементов И, элемент ИЛИ, причем адресные входы устройства срединены с адресными входами блоков оперативной и постоянной памяти, вход обращения за командой соединен с входами опроса блоков оперативной и постоянной памяти, информационный вход устройства соединен с информационным входом блока оператив ной памяти, информационные выходы рм рядов блоков оперативной и постоянной памяти соединены с первыми входами .соответственно первого и второго блоков

1601 ОМ элементов И, выход контрольных разрядов блока постоянной памяти соединен с вторым входом первого блока алементов

И, выходы первого и второго блоков элементов И соединены соответственно с первым и вторым входами элемента

ИЛИ, выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения, в устройство введены блок сравнения контроль- О ных разрядов и блок восстановления контрольных разрядов, причем выходы контрольных разрядов блоков оперативной н постоянной памяти соединены соответственно с первым и вторым входами блока 1% . сравнения контрольных разрядов, первый и второй выходы которого соединены соответственно с третьим входом- первого блока элементов И и вторым входом второго блока элемента И, информационный 26 выход блока оперативн и памяти соединен с входом блока восстановления контрольных разрядов, выход которого соединен с третьим входом второго блока елементов И.

2. Устройство по и. 1, о т л и ч аю щ е е с я тем, что, блок восстановления контрольных разрядов содержит узел свертки по контрольному модулю и ре- . гистр контрольных кодов, причем вход блока восстановления контрольных разрядов сое»динан с входом узла свертки по конт» рольйому модулю, выход которого соединен с входом регистра контрольных кодов, выход которого является выходом блока восстановления контрольных разрядов.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 489107,,кл. С 06 F 11/00, 1972.

2. Авторское свидетельство СССР по заявке % 2722537/18-24, кл. (06 F 9/06, 07.02.79 (прототип).

Составитель И. Сигалов

Редактор Н. Стащишина Техред >.Р оштура Корректор A. Гриценко

Заказ 1397/56 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4