Динамическое полупроводниковое запоминающее устройство

Динамическое полупроводниковое запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советскик

Социалистических

Республик (щ1003 173

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (б1)Дополнительное к авт. свид-ву (22) Заявлено 16. 08. 79 (21) 2820380/18-24 (5Ч 3 М. Ка.з с присоединением заявки HPG 11 С 7/00

Государственный комитет

СССР но делам изобретений и открытий

{23) ПриоритетОпубликовано 2802,83. Бюллетень Йо 8 (%31 УДК б81 ° 32б

{088.8) Дата опубликования описания 280283

И.З.Гизатуллин, Г.Н.Иванов, Г.И.Крефгель",Э Ю.Кир

B.È.Ïåðìèòèí, Ю.В.Федосов н В.Н Хорьков " -" . :..., -.

° ° ° Ч .,;

F.,;:.;:..„, .. j

/ (72) Авторы изобретения (71) Заявитель (54) дин ич скок ПОЛУПРОводниксвое зАПоминА,О„Е

УСТРОЙСТВО

Изобретение. относится к вычислительной технике, а именно к запоминающим устройствам электронных вычислительных машин.

Известно динамическое полупровод.никовое запоминающее устройство, содержащее счетчик адресов регенерации, связанный с блоком управления и блоком коммутации, выходы которого соединены с накопителем информации, а входы подключены к процессору н блоку управления, который соединен, в свою очередь, с процессором н накопителем информации f 11.

Недостатком данного устройства является то,.что регенерация в нем производится одновременно но текущему адресу строки матриц БИС ЗУ всего .объема памяти и осуществляется последовательно по адресам соседних строк матриц БИС ЗУ в течение. короткого интервала времени, что приводит. к понижению помехоустойчивости и надежности работы устройства.

Также известно динамическое полупроводниковое запоминающее устройство, содержащее наполнитель информации, блоки управления и коммутации и счетчик адресов регенерации 21.

Регенерация в нем распределена во времени и оеуществляется последовательно но частям объема памяти.

5. однако недостатком этого устройства является то, что регенерация информации в нем осуществляется по час тям: образованными группами динамических БИС ЗУ всех модулей памяти, о одновременно по всей глубине объема памяти и последовательно от части к части. Это также вызывает неравномерные пиковые нагрузки внутри каждого модуля памяти и приводит к ухудшению помехоустойчивости и снижению надежности работы устройства.

Наиболее близким к предлагаемому по технической сущности и достигаемому результату является устройство ди2О намической полупроводниковой памяти, содержащее накопитель информации, управляющие входы которого подключены к выходам блока управления, адресные входы - к выходам дешифраторов, а ин формационные входы — к информационным шинам, при этом входы дешифраторов соединены с выходами коммутаторов, одни входы которых подключены к выходам адресного счетчика регенерации, вторые входы соединены с адресными

ЗО,шинами, а управляющие входы коммута1001173 торов связаны с выходами блока управления P 3).

Недостатками данного устройства являются невысокая помехоустойчивость и пониженная надежность работы вследствие осуществления регенерации, последовательно. по всем БИС ЗУ строка за строкой в соответствии с текущими значениями счетчика адресов регенерации.

Цель изобретения — повышение помехоустойчивости и надежности работы устройства.

Указанная цель достигается тем, что в динамическое полупроводниковое запоминающее устройство, содержащее формирователь управляющих сигналов, первый, второй и третий входы которого соединены соответственно с шинами записи-чтения, подачи синхроимпульсов и запроса на обращение, а первый, второй, третий и четвертый выходы — с управляющим входом накопителя, состоящего из матриц модулей на микросхемах БИС ЗУ и с входами первого, второго и третьего формирователей, при этом выход первого формирователя соединен с входом счетчика адресов регенерации и управляющим входом первого коммутатора, а выходы второго и третьего формирователей соединены соответственно с первым и вторым управляющими входами второго коммутатора, а первая группа входов накопителя. соединена с группой информационных шин устройства, первая 35 группа управляющих входов — с первой младшей группой адресных входов устройства, вторая группа управляющих входов — с группой выходов первого коммутатора, первая группа вхоДов 40 которого соединена с второй младшей группой адресных входов устройства, и дешифратор, введены третий коммутатор и первый, второй и третий дополнительные дешифраторы, а количест-Аб во групп разрядов счетчика адресов регенерации соответствует числу уровней матриц и модулей накопителя, причем выходы младшей и средней группы разрядов счетчика адресов регенерации подключены соответственно через дешифратор и первый дополнительный дешифратор к первым группам входов третьего и второго коммутаторов, а выходы старшей группы разрядов - с второй группой входов первого коммутатора, при этом средняя и старшая группы адресных входов устройства соединены соответственно через второй и третий дополнительные дешифраторы с вторыми группами входов второ-60

ro и третьего коммутаторов, группы выходов которых соединены соответственно с третьей и четвертой группами входов накопителя. При этом третий коммутатор содержит две группы элементов И, группу элементов ИЛИ и инвертор, вход которого соединен с управляющим входом третьего коммутато ра и первыми входами элементов И первой группы, вторые входы которых подключены соответственно к второй группе входов третьего коммутатора, а выходы — к первым входам группы элементов ИЛИ, выходы которых соединены с группой выходов третьего коммутатора, а вторые входы первых элементов ИЛИ, число которых.И равно числу элементов И второй группы, соединены соответственно с вторыми входами каждого последующего элемента

ИЛИ и с выходами элементов И второй группы, первые входы которых соединены с выходом инвертора, а вторые входы — соответственно с первой группой входов третьего коммутатора.

На фиг.1 приведена структурная схема предлагаемого устройства, на фиг. 2 — функциональная схема третьего коммут атора.

Дин амиче ское полупроводниковое з апоминающее устройство содержит счетчик 1 адресов регенерации, состоящий из младшей, средней и старшей групп

2, 3 и 4 разрядов, формирователь 5 управляющих сигналов, первый, второй и третий формировагели 6, 7 и 8, дешифратор 9, первый, второй и третий дополнительные дешифраторы 10, 11 и

12, первый, второй и третий коммутаторы 13, 14 и 15, накопитель 16 из матриц и модулей на микросхемах БИС ЗУ процессор 17, формирующий все управляющие и информационные сигналы для динамического полупроводникового запоминающего устройства. Третий коммутатор содержит первую группу 18 элементов И 19, вторую группу 20 элементов И 21, группу 22 элементов ИЛИ

23 и инвертор 24.

Устройство может работать в двух режимах: ОБРАЩЕНИЕ и РЕГЕНЕРАЦИЯ.

В режиме ОБРАЩЕНИЕ сигнал записи или чтения поступает на вход записичтения устройства, сигнал запроса на обращение — на вход запроса на обращение устройства, а адрес - на первую и втору- младшие, среднюю и старшую группы адресных входов устройства.

При этом во время записи на группу информационных входов устройства поступает информация для записи в накопитель 16, а во время считывания на информационные входы устройства поступает информация из накопителя 16.

Работа устройства как в режиме ОБРАЩЕНИЕ, так и в режиме РЕГЕНЕРАЦИЯ синхронизируется с помощью синхроимпульсов, поступающих на соответствующий вход устройства. Все управляющие сигналы поступают с входов устройства. на первый, второй и третий входы формирователя 5 управляющих сигналов, 1001173 который формирует в режиме ОБРАЩЕНИЕ сигнал записи или считывания на управляющем входе накопителя 16 и запускает первый и второй формирователи б и 7, последний из которых открывает по первому управляющему входу второй коммутатор 14. Первая младшая группа адреса записи или считывания какоголибо числа поступает непосредственно на первую группу управляющих входов накопителя 16, связанных с адресами столбцов микросхем БИС ЗУ. Вто рая младшая группа адреса записи или считывания поступает на первую группу входов, первого коммутатора 13, по выходам соединенного с второй груц- 15 пой управляющих входов накопителя 16, связанных с адресами строк микросхем

1БИС ЗУ. Средняя группа адреса записи или считывания числа поступает через второй дополнительный дешифратор 20

11 на вторую группу входов второго коммутатора 14, по выходам соединенного с третьей группой управляющих ,входов накопителя 16, связанных с ,адресами выбора строки матрицы модуля 25 памяти. Старшая группа адреса записи или считывания поступает через третий дополнительный дешифратор 12 на вторую группу входов третьего коммутатора 15 по выходам соединенного с четвертой g0 группой управляющих входов накопителя 16, связанных с адресами выбора строки матрицы накопителя информации.

При этом на управляющие входы первого и тРетьего ко ««мутаторов 13 и 15 с выхода первого формирователя 6 в режиме ОБРАЩЕНИЕ поступает такой уровень напряжения, который разрешает прохождение информации через коммутаторы 13 и 15 с второй группы входов

Работа третьего коммутатора 15 по передаче информации на выход со стороны второй группы входов аналогична работе первого и второго коммутаторов

13 и 14. При поступлении, например, высокого уровня напряжения на управ- 45 ляющий вход третьего коммутатора 15

{фиг.2) по первым входам открыты элементы И 19 первой группы 18, что обеспечивает прохождение инфорМации с второй группы входов коммутатора 50

15 через элементы И 19 на входы элементов ИЛИ 23 группы 22 и далее на выходе коммутатора . Элементы И 21 второй группы 20 третьего коммутатора

15 в это время закрыты низким уров- 55 нем напряжения с выхода.инвертора 24

Таким образом, в устройстве осуществляется дешифрация и запись или считывание какого либо числа, адрес которого поступает на адресные входы к0 устройства. Ф

Регенерация информации в накопителе 16 равномерно распределена внут-, ри максимально допустимого интервала у времени, соответствующего максимальному времени сохранения информации в микросхемах БИС ЗУ, и осуществляется периодически при отсутствии сигнала запроса на обращение, либо сразу после отработки текущего запроса на обращение. Анализ запросов на обращение и на регенерацию (режим РЕГЕНЕРАЦИЯ) осуществляется в формировате ле 5.управляющих сигналов. При этом, если в результате такого анализа раз решен цикл регенерации, первый формирователь б вырабатывает разрешающий сигнал на регенерацию, который поступает «а вход счетчика 1 адресов регенерации, устанавливая его в состояние очередного текуа„его адреса регенерации, и на управляю««(ие входы первого и третьего коммутаторов 13 и

15, разрешая прохождение информации для первого из них со стороны второй группы входов, а для второго — со стороны первой группы входов.

Счетчик 1 адресов регенерации раз- делен на три группы разрядов по числу уровней системы матриц накопителя

16. Младшая группа 2 разрядов счетчика 1 адресов регенерации (например, два разряда для количества элементов

И второй группы .И =4 третьего коммутатора), содержащая код адреса строки матрицы накопителя 16, через дешифратор 9 поступает на первую группу входов третьего коммутатора 15. Учитывая, что в режиме РЕГЕНЕРАЦИЯ третий коммутатор 15 открыт со стороны первой группы входов, на четвертую группу управляющих входов накопителя

16 с дешифратора 9 поступает соответствунв«ий сигнал для выбора строки матрицы накопителя 16. Средняя группа

3 разрядов счетчика 1 адресов регенерации, содержащая код адреса строки матрицы модуля накопителя 16, через первый дополнительный деШифратор 10 поступает на первую группу входов второго коммутатора 14. Второй кою«утатор 14 в режиме РЕГЕНЕРАЦИЯ ozkyhrz no второму управляющему входу от третьего > формирователя 8, что обеспечивает прохождение на выход второго коммутатора 14 информации с первой группы его входов. Следовательно, на третью группу управлякщих входов накопителя 16 для выбора матрицы строки модуля памяти сигнал поступает с выхода первого дополнительного дешифратора 10 ° .

Старшая группа 4 разрядов счетчи ка 1 адресов Регенерации, содержащая код адреса строки микросхемы БИС ЗУ, поступает на вторую группу входов первого коммутатора 13. Учитывая,что в режиме РЕГЕНЕРАЦИЯ первый комьц татор 13 открыт со стороны второй группы входов, на вторую группу унравляющих входов накопителя 16 поступает

1001173 код со старшей группы 4 разрядов счетчика 1 адресов регенерации для выбора строки микросхемы БИС ЗУ. . Адрес столбца микросхемы БИС ЗУ в режиме РЕГЕНЕРАЦИЯ не формируется, так как регенерация в микросхемах

БИС,ЗУ осуществляется по строкам.

Очевидно, что сигналы адреса соответствующей строки на выходе второго и третьего коммутаторов 14 и 15 представлены в унитарном коде после соответствующих дашифраторов), а на выходе первого коммутатора — в позиционном коде.

Таким образом, перебор адресов 15 регенерации происходит так, что, например, первоначально регенерируется информация в ячейКах памяти первой строки микросхемы БИС ЗУ первой строки матрицы модуля памяти первой стро-2О ки матрицы накопителя 16. Затем.для рЕгенерации выбираются ячейки памяти в первой строке микросхемы БИС ЗУ первой строки матрицы модуля памяти, но уже второй строки матрицы накопи- 75 . геля 16 и т.д.

Кроме того, регенерация информации в предлагаемом устройстве осуществляется одновременно по частям объема памяти, для чего в каждом цикле pere-ЗО. нерации адресация строк матрицы накопителя 16 происходит таким образом, что выбираются одновременно сразу несколько строк. Это возможно эа счет соответствующего подключения выХодов элементов И 21 второй группы

20 к вторым входам элементов ИЛИ 23 третьего коммутатора 15 (как это показано, например, при и =4 на фиг.2)

При- этом в одном цикле регенерации осуществляется выборка одновременно четырех строк матрицы накопителя 16 за счет присутствия на выходе третьего коммутатора 15 сразу четырех сигналов.

Применение изобретения по сравнению с прототипом позволяет в режиме

РЕГЕНЕРАЦИЯ значительно снизить пиковые нагрузки по питанию, а также повысить помехоустойчивость устройст- 50 ва путем выполнения регенерации,распределенной во времени и по объему накопителя.

Осуществленный в устройстве пере- 5 бор адресов регенерации,.полученный путем соответствующего подключения групп разрядов счетчика адресов pere

Hерации к системе матриц накопителя, позволяет значительно увеличить пери-60 од между двумя последующими возбуждениями строк в микросхемах БИС ЗУ, что существенно облегчает их тепловой и энергетический режим и, следовательно, повышает надежную работу как мйк"у росхем БИС ЗУ, так и всего устройства в целом.

Формула изобретения

1. Динамическое полупроводниковое запоминающее устройство, содержащее формирователь управляющих сигналов, первый, второй и третий входы которого соединены соответственно с шинами записи-чтения, подачи синхроимпульсов и запроса на обращение, а первый, второй, третий и четвертый выходыс управляющим входом накопителя,состоящего из матриц модулей на микросхемах БИС ЗУ, и с входами первого, второго и третьего формирователей, при этом выход первого формирователя соединен.с входом счетчика адресов реreнерации и управляющим входом первого коммутатора, а выходы второго и третьего формирователей соединены

cooTветственно с первым и вторым управляющими входами второго коммутатора, а первая группа входов накопителя соединена с группой информационных шин устройства, первая группа управляющих входов - c первой младшей группой адресных входов устройства, вторая группа управляющих входов - с группой- выходов первого коммутатора, первая группа входов которого соединена с второй младшей группой адрес.ных входов устройства, и дешифратор, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости и надежности работы устройства, в него введены третий коммутатор и первый, второй и третий дополнительные дешифраторы, а количество групп разрядов счетчика адресов регенерации соответствует числу уровней матриц и модулей накопителя, причем выходы младшей и средней группы разрядов счетчика адресов регенерации подключены соответственно через дешифратор и первый дополнительный дешифратор к первым группам входов третьего и второго коммутаторов, а выходы старшей группы разрядов - с второй группой входов первого коммутатора,при этом средняя и старшая группы адресных входов устройства соединены соответственно через второй и третий дополнительные дешифраторы с вторыми группами входов второго и третьего коммутаторов, группы выходов которых соедиенны соответственно с третьей и четвертой группами входов накопителя.

2. Устройствб по п.1, о т л и ч аю щ е е с я тем, что третий коммутатор содержит две группы элементов И, группу элементов ИЛИ и инвертор, вход которого соединен с управляющим входом третьего коммутатора и первыми входами элементов И первой группы, 1001173

10 вторые входы которых подключены соответственно к второй группе входов третьего коммутатора, а выходы — к первым входам группы элементов ИЛИ, выходы которых соединены с группой выходов третьего коььртатора, а вторые входы первых элементов ИЛИ, число которых ib равно числу элементов И второй группы, соединены соответственно с вторыми входами каждого по следующего элемента ИЛИ и выходами элементов И второй группы, первые входы которых соединены с выходом инвертора, а вторые входы - соответ- ственно с первой группой входов тре тьего коммутатора.

Источники инфюрмации, принятие во внимание при экспертизе

1. Патент CIQA М 400646В, кл. G 11 С 7/00, опублик. 1977.

2 . Патент ФРГ 9 2543515, кл. G 11 С 7/00, опублик. 1977.

3. Патент США Р 3796961, кл. G 11 С 11/24, опублик. 1974 (прс .

° ттил) .

1001173

Составитель Г.Милославский

Редактор A.Ворович Техред T.Èàòî÷êà Корректор В.Вутяга

Заказ 1406/60 Тираж 592 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", r,Óæãîðîä, ул.Проектная, 4