Преобразователь двоично-десятичных чисел в двоичные

Преобразователь двоично-десятичных чисел в двоичные

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 20 ° 04.81 (21) 3276773/18 24 (53) M. Кд. с присоединением заявки ¹ (23) Приоритет

606 F 5/02

Государственный комитет

СССР оо делам изобретений и открытий (53) УДК 681 ° 325. (088.8) Опубликовано 07. 03. 83,Бюллетень № 9

Дата опубликования описания 07.03 83 (72) Авторы ,изобретения

В.П. Распутный и Л.И. Сальникова (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНЫХ

ЧИСЕЛ В ДВОИЧНЫЕ

Изобретение относится к автома- тике и цифровой вычислительной тех нике и может быть использовано в составе систем сбора и обработки информации.

Известен преобразователь двоично-десятичных чисел в двоичные, содержащий сдвигаьщне регистры, разделенные на тетрады, блоки коррекции по числу.тетрад преобразуемого числа, регистр результата, блок управления и генератор серий импульсов t 1).

Недостаток известного устройства состоит в ограниченном классе решаемых задач, что связано с невозможностью преобразования кода угловых величин в двоичный код.

Наиболее близким по технической сущности и схемному построению к . изобретению является преобразователь двоично-десятичных кодов в двоичные, содержащий регистр, состоящий иэ тетрад, распределитель импуль. сов и блоки коррекции по числу тетрад (2).

Недостатком данного преобразователя является воэможность преобразования двоично-десятичных кодов времени (угла, азимута -и т.д) непосредственно в двоичный код и сравнительно.бо лысой обьем аппаратуры.

Целью изобретения является расширение класса решаемых задач эа счет обеспечения воэможности преобразования как двоично-десятичных . кодов, так и двоично-десятично-шестидесятиричных кодов в "двоичный код.

Поставленная цель достигается тем, что преобразователь двоичнодесятичного кода в двоичный код, содержащий регистГ числа, состоящий из тетрад, блоки коррекции, .распределитель импульсов, тактовый вход и вход пуска которого являются соответственно тактовым входом и вхо-. дом пуска преобразователя, первый выход распределителя. импульсов соединен с тактовыми входами блоков коррекции, информационные входы

i-го блока коррекции (i=1-и-1 ), где п — число десятичных разрядов выходного кода, соединены с прямым и инверсным выходами (i+1)-й тетрады первые информационные входы трех старших разрядов которой соединены соответственно с выходами трех младших разрядов i-го блока коррекции, выход старшего разряда J-го (J=1-и-2) ,блока коррекции соединен с первым

1003068 информационным входом первого разряда ()+1 )-й тетрады, первые инфор" мационные входы первых разрядов первой и второй тетрад соединены соответственно с выходами старших разрядов (n-1)-го блока коррекции и первой тетрады, вторые информационные входы всех тетрад являются информационными входами преобразователя, а тактовые входы всех тетрад соединены с вторым выходом распределителя импульсов, введены| †" блоков управления блоками коррекцйи и управляющий триггер, тактовый вход которого соединен с третьим выходом распределителя импульсов, управляю- 15 щий вход является управляющим входом преобразователя, а выходы управляющего триггера соединены соответственно с первым и вторым управляющими входами блоков управления 20 блоками коррекции, первый и второй выходы которых соединены соответственно с первым и вторым управляющими входами соответствующих нечетных блоков коррекции, вход запрета кото- 25 рых соединен с инверсным выходом управляющего триггера, первый и второй управляющие входы четных блоков коррекции соединены соответственно с инверсными выходами второго и чет- Щ вертного разрядов соответствующих тетрад, вход настройки четных блоков коррекции соединен с входом логического нуля преобразователя, первый и второй информационные входи блоков управления блоками коррекции . соединены соответственно с прямым и инверсным выходами четвертого разряда соответствующих четных тетрад, инверсный выход второго разряда которых соединен с третьими информационными входами соответствующих блоков управления блоками коррекции.

При этом в нем блоки коррекции содержат четырнадцать элементов И, четыре элемента ИЛИ-HE и элемент ЙЕ, причем выходы элементов ИЛИ-НЕ являются выходами блока коррекции, выходы первого, второго и третьего элемента И соединены с входами первого элемента ИЛИ-НЕ, выходы чет- 56 вертого, пятого, шестого и седьмого элементов И соединены с входами второго элемента ИЛИ-НЕ, выходы восьмого, девятого, десятого и одиннадцатого элементов И соединены с вхо- 55 дами третьего элемента ИЛИ-НЕ, выходы двенадцатого, тринадцатого и четырнадцатого элементов И соединены с входами четвертого элемента ИЛИНЕ, вход запрета блока коррекции coe-@) динен с первыми входами третьего, седьмого, одиннадцатого и четырнадцатого элементов И, а через элемент

НЕ с первыми входами остальных элементов И, вторые входы первого, две- 65 надцатого и четырнадцатого элементов И соединены с прямым информационным входом четвертого разряда блока коррекции, вторые входы второго, шестого и серр мого элементов И соединены с прямыч информационным входом второго разряда блока коррекции, вторые .входы третьего, четвертого, пятого, девятого и тринадцатого элементов И соединены с третьими входами первого и второго элементов

И и прямым информационным входом первого разряда блока коррекции, вторые входы восьмого, десятого и одиннадцатого элементов И соединены с третьим входом пятого, четвертым входом первого элемента И и прямым информационным входом третьего разряда блока коррекции, третий вход четвертого элемента И соединен с первым управляющим входом блока коррекции, третьи входы восьмого и тринадцатого элементов H соединены с чет)вертым входом пятого элемента И и с инверсным информационным входом четвертого разряда блока коррекции, третьи входы шестого, десятого и двенадцатого элементов И соединены с инверсным информационным входом первого разряда блока коррекции, третий вход девятого элемента И соединен с вторым управляющим входом блока коррекции, четвертые входы четвертого и девятого элементов И соединены с инверсным информационным входом третьего разряда блока коррекции, четвертый вход восьмого элемента И соединен с инверсным информационным входом второго разряда блока коррекции ii

Кроме того, в нем блок управления блоком коррекции содержит четыре элемента И и два элемента ИЛИ-НЕ, выходы которых являются соответственно первым и вторым выходами блока управления блоком коррекции, первый информационный вход которого соединен с первыми входами первого и второго элементов И, первые входы третьего и четвертого элементов И соединены соответственно с вторым и третьим информационными входами блока управления блоком коррекции, первый и второй управляющие входы которого соединены с вторыми входами первого, четвертого и второго, третьего элементов И соответственно, выходы первого и третьего элементов И соединены с входами первого элемента ИЛИ-HE а выходы второго и четвертого элементов И соединены с входами второго элемента ИЛИ-HE.

На фиг. 1 приведена структурная схема предлагаемого преобразователя, на фиг. 2 — вариант реализации блока коррекции.

10030б8

В Состав устройства (фиг. 1 ) входит регистр числа, состоящий из тетрад (для примера на фиг. 1 показано только 5 тетрад): первая тетрада 1 (единиц, единиц, секунд), вторая тетрада 2 (десятков, десяткон, секунд), третья тетрада 3 (сотен, единиц минут), четвертая тетрада 4 (тысяч, десятков минут), пятая тетрада 5 (десяткон, тысяч, единиц градусов ), блоки б коррекции, распределитель 7 импульсов, триггер 8 управления, блоки 9 управления блока.ми коррекции, вход 10 сигнала "Признак числа градусон, минут, секунд", вход 11 сигнала "Начало преобразования" (НП), вход 12 "Тактовые синхроимпульсы" (ТИ), блоки управления блоками коррекции, состоящие из элементов И 13 и элементов ИЛИ-НЕ 14, информационный вход 15 преобразователя. 20

На фиг. 2 приведены следующие обозначения: элемент НЕ 16, элементы И 17 — 30, элемента ИЛЙ-ЙЕ 31 34, вход запрета коррекции 35, управляющие входы Зб и 37 (Вх. 1, Вх. 2) 25 блока коррекции.

Тетрады 1-5, составляющие регистр числа, предназначены для приема преобразуемого двоично-десятичного числа, хранения промежуточных значений, З0 а также для хранения и выдачи окончательного результата в двоичном параллельном коде. Старшая тетрада 5 выполнена по схеме регистра сдвига.

Каждый элемент разряда памяти числа представляет собой О-триггер, который принимает проанализированную информацию на D-вход при поступлении на С-вход тактирующего импульса (принцип совпадения) с распределителя 7 импульсов. На S-входы триггеров поступают с входных шин разряды двоично-десятичного числа для преобразования. Триггеры тетрад регистра числа при этс.л меняют на выходе свое состбяние (значение ) только по заднему фронту (спаду) управляющего тактирующего импульса с распределителя 7.

Блок б коррекции (фиг. 2) предназначен для приема 4-разрядной информации с регистра числа, анализа и коррекции при необходимости содержимого тетрады.

Блок коррекции реализует следующую зависимость между входными (Х -Х каждой тетрады) и выходными (7л-Р4, каждого корректора ) разрядами с учетом поступающих на него сигналов (2<, 2 ) и управляющих сигналов Ул)У по входам "Вх1" и "Вх2":

Р =Х <»» Х1х х 2. > = Ха вЧХ„Х 2 1Ч Х„Х Ъ л 2 .1УХлХ Х42„!

Г,;-ХЭ2 чх„Х 2. ЧХ„ХЭУ 2 2 Ч% МЪХ42,72

Т4=х42 чХлх42.1ч X x4z гДе,34= Х У Ч X4Z ;

2.

У =Х Z. W X4Z.q. !

Блоки коррекции второй и четвертой тетрад при отсутствии на входе

10 сигнала "Признак числа градусов, минут, секунд", как и остальные блоки, входные комбинации кода тетрад, имеющих содержимое 8, 9, 10, 11 и 12 двоичных един иц, корректируют (уменьшают).на три, в итоге на сдвиг выдаются коды 5, б, 7, 8 и 9.

При поступлении сигнала на вход

10 блоки коррекции второй (десятков секунд) и четвертой (десятков минут) тетрад входные комбинации кода, имеющие содержимое 8, 9 и 10 двоичных единиц, корректируют (уменьшают) на пять, н итоге на сдвиг выдаются коды 3, 4 и 5. При поступлении нв вход регистра числа дноично-десятичных кодов градусов, минут, секунд в процессе преобразования в тетрадах 2 и 4 возможны только соче" тания кодов О, 1, 2, 3, 4, 5 и 8, 9, 10, которые корректируются на

5 перед сдвигом.

Распределитель импульсов 7 формирует тактирующие сигналы, разрешающие запись информации в триггерах регистра числа. В процессе сдвига и преобразования числа также формируются сигнал "Запрет коррекции" на время, в течение которого содержимое тетрад уже не .корректируется, так как взамен преобразуемой входной двоично-десятичной комбинации, начиная со старших тетрад, накапливается по,разрядно и хранится двоичный эквивалент числа.

Триггер 8 упрагления служит для приема, запоминания на весь период преобразования и выдачи на управляющие входы блока 9 управления блоком коррекции и.блоки коррекции второй и.четнертой тетрад сигналов с обоих выходов "Признак двоично-десятичного кода градусов, минут, секунд", на второй вход триггера поступает сигнал "Сброс" от распределителя 7 импульсов в конце цикла преобразования.

Преобразователь работает следу-ющим образом.

Входной двоично-десятичный код, предназначенный для преобразования, располагается со сдвигом на 1 раз-=-.. ряд вправо в триггерах тетрад 1-5 ре1003068

5Т -5 г

Такт

1100

1100 . 1001

1100

А(к) 1001

1001

1 001

1100 С

1001 A(K) 1100

1001

1 001

01 00

1100

1001

1100 С

1001 А(К) 01 00

001 0

1100 С

1001 А(К) 01 00

1001 0010

011 0

0010

0001

С

А(к) 1011

0010 С

А(К) 6

1 001

0110

0101

11 01

0111

0001

С

А(к) 1011

1000,1010

0111г

1110

0011

0000 С

А(к) 1100

1 001

0011

1001

1001

1000 . С

0101 A(K) 11 00

1 001

0100

1013

0111

1010- С

0111 . А(К) 1100

1001

1100

10 гистра числа, поступая совместно с сигналом НП на входе 11. При этом распределителем 7 формируется и выдаетсч на тетрады управляющий тактирующий импульс, по заднему фронту которого происходит запись информации, на что реагирует блок 6 коррекции, и на входе тетрад регистра числа со сдвигом на один раз-, ряд вправо поступают новые значения откорректированных комбинаций ко" 10 дов. Последующая запись в тетрады

1-5 регистра числа произойдет по второму управляющему тактирующему импульсу с распределителя 7 импуль-, са, и так далее, пока не расположит 15 ся в тетрадах 1-5 регистра числа параллельный код разрядов двоичного числа, эквивалеитногс поступившему . на преобразование двоично-десятич,ному числу. Последовательный процесс преобразования приведен в примерах 1 и 2.

Пример 1. Преобразование двоично-десятичного числа 1001..

1001. 1001. 1001. 1001 (99.999 ) Ъ

20-разрядный двоичный код

00011000011010011111, при этом следует учитывать, что входное число на регистр поступает со сдвигом на

1 разряд вправо, и начинается ана. — . лиз и коррекция содержимого тетрад, кроме старшей. Результаты преобразования представлены в табл. 1 (С - сдвиг на 1 р информации, А(К)анализ и:.;коррекция содержимого тет- . рад).

Таблица 1

1003068

1011 С

1000 А(К) 01 00

1110

0011

1101

0100 С

A(K) 0010

1001

011О

0010 С

"А(К) 1 001

01 00

0011

1010

1091 С

0110 А(К) 1100

0111

0001

Таблица 2

Такт 5Т -5Т4

1 и 00 ". .;.- .

1001 А(К) 1010 1100

0101 1001

0101

1 1100.1100 С

1001 A(K) 1100

1 001

0101

1110

0010

1100 С

1 001 А(К) 1010

01 01

0100

0001

1010 г

1100 С

1001 А(К) 0010

0011

0111

1001

0100

0100 С

A(K) 1001 ° 1011

1000

0010 С

A(K) 0010

1001

1100

0111

1001

0100

0001 С

А(К) 1110

01 00

0011

Полученный результат в двоичном коде 00011000011010011111 равен

99999 в десятичном коде.

Пример 2. Преобразование двоично-десятичного числа градуПродолжение табл. 1 ! Л

5 6 7 сов, минут, секунд 1001.0101.1001.

0101.1001 (9059 59 ) в 20-разрядный двочный код 00001000110010011111 (35999") с ценой младшего разряда

1 с. Результаты преобразования представлены в табл. 2.

1003068

Продолжение табл. 2

0010

001 О

1001

0000 С

А () ) 0100

1001

0001

0000 С

А(К) 1100.001 О

0111

01 01

1000

С

А(К) 0011

1110 .

0011

1001

0001

1010 С

0111 А(К) 1100

1 001

0000

1011 С

1000 А(К) формула изобретения

Введение блокон управления блоками коррекции (по два между второй и четвертой тетрадями и их корректорами) по сравнению с известным устройством обеспечивает преобра- зование другого класса информации:

l дйоично-десятичных чисел времени

:или угла (в градусах, минутах, се кундах) в двоичные :угла, азимута, ЗЙ курса и т.д. При поступлении на триггер управления признака дноично-десятичного числа градусов, минут, секунд блоки 9 и корректоры второй и четвертой тетрад в 40 отличие от корректоров остальных тетрад производят корректировку содержимого тетрад на 5 при наличии на входе кодов 8, 9 и 10.

КоРРекторы в=ех тетрад однотипные и могут быть выполнены на различных элементах и согласно приведенным н описаний булевым функциям.

Такая схемная реализация позволила не усложняя в целом преобразователь и без необходимости применения накопительного регистра результа-> та, расширить его функциональные воэможности и область применения. использование одного и того же регистра числа, как для приема и .запоминания входного двоично-десятичного числа, так и для приема и запоминания сначала промежуточных преобразуемых значений, а так- же для запоминания и хранения преобразованного числа, дает значительный выигрыш в экономии оборудования в уменьшениг количества элементов и связей, в упрощении и повышении: надежности устройства в целом. 65

1. Преобразователь дноично-десятичных чисел в двоичные, содержащий регистр числа, состоящий из тетрад, блоки коррекции, распределитель импульсов, тактовый вход и вход пуска которого: являются соответственно тактовым входом и нходом пуска преобразователя, первый выход распределителя импульсов соединен с тактоными входами блоков коррекции, информационные входы

i --го блока коррекции ((=1-И-1, где ,И вЂ” число десятичных разрядов выходного кода), соединены с прямым и инверснык1 выходами (7 +1)-й тетрады, первые информационные входы трех старших разрядов которой соединены соответственно с выходами трех младших разрядов -го блока коррекции, выход старшего разряда j --го (=1-Й-.2) блока коррекции соединен с первым ;л. информационным входом первого разряда (1 +1)-й тетрады, первые информационные входы первых разрядов первой и второй тетрад соединены соответственно с выходами старших разрядов (й-1)-го блока коррекции и первой тетрады, вторые информационные входы всех тетрад являются информационными нходами преобразователя, а тактовые входы всех тетрад соединены с вторым выходом распределителя импульсов, отличающийся тем, что, с целью расширения класса решаемых задач за счет обеспечения преобразования как в двоичнодесятичный код, так и в двоично-десятичный шестидесятиричный код, в

14

13

1003068 него введены5 ф1 блоков управления блоками коррекции и управляющий триггер, тактовый вход которого соединен с третьим выходом распределителя импульсов, управляющий вход является управляющим входом преобразо= вателя, а выходы управляющего триггера соединены соответственно с первым и вторым управляющими входами блоков управления блоками коррекции, первый и второй выходы которых соединены соответственно с первым и вторым управляющими входами соответствующих нечетных блоков коррекции, вход запрета которых соединен с инверсным выходом управляющего триггера, первый и второй управляющие входы четных блоков коррекции соединены соответственно с инверсными выходами второго и четвертого разрядов соответствующих тетрад, вход настройки 20 четных блоков коррекции соединен с входом .логического нуля преобразователя, первый и второй информационные входы блоков управления блоками коррекции соединены соответственно с 25 прямым и инверсным выходами четвертого разряда соответствующих четных тетрад, инверсный выход второго разряда которых соединен с третьими информационными входами соответству- 30 .ющих блоков управления блоками коррекции.

2. Преобразователь по и. 1, о т л и ч а ю шийся тем, что в нем блоки коррекции содержат четыр- 35 надцать элементов И, четыре элемента ИЛИ-НЕ и элемент НЕ, причем выходы элементов ИЛИ-НЕ являются выходами блока коррекции, выходы первого, второго и третьего элемента И соединены с входами первого элемента

ИЛИ-НЕ выходы четвертого, пятого, шестого и седьмого элементов И соединены с входами второго элемента

ИЛИ-НЕ, выходы восьмого, девятого, десятого и одиннадцатого элементов 45

И соединены с входами третьего элемента ИЛИ-НЕ, выходы двенадцатого, тринадцатого и четырнадцатого элементов И соединены с входами четвертого элемента ИЛИ-НЕ, вход запрета 50 блока коррекции соединен с первыми входами третьего, седьмого, одиннадцатого и четырнадцатого элементов И, а через элемент НЕ с первыми входами остальных элементов И, вторые входы 55 первого, двенадцатого и четырнадца.того элементов И соединены с прямым информационным входом четвертого разряда блока коррекции, вторые входы второго, шестого и седьмого элемен- 60 тов И соединены с прямым информационным входом второго разряда блока коррекции, вторые входы третьего, четвертого, пятого, девятого и три- надцатого элементов И соединены с третьими входами первого и второго элементов И и прямым информационным входом первого разряда блока коррекции, вторые входы восьмого, деся того и одиннадцатого элементов И сое динены с третьим входом пятого, четвертым входом первого элемента И и прямым информационным входом третье- го разряда блока коррекции, третий вход четвертого элемента И соединен первым управляющим входом блока оррекции, третьи входы восьмого и . тринадцатого элемейтов И соединены с четвертым входом пятого элемента

И и с инверсным информационным входом четвертого разряда блока коррекции, третьи входы шестого, десятого и двенадцатого элементов И соединены с инверсным информационным входом первого разряда блока коррекции, третий вход девятого элеменТа И соединен с вторым управляющим входом блока коррекции, четвертые входы четвертого и девятого элементов И соединены с инверсным информационным входом третьего разряда блока коррекции, четвертый вход восьмого элемента И соединен с инверсным информационным входом второго разряда блока коррекции.

3. Преобразователь по пп. 1 и 2, отличающийся тем, что в нем блок управления блоком коррекции содержит четыре элемента И и два элемента ИЛИ-НЕ, выходы которых являются соответственно первым и вторым выходами блока управления блоком коррекции, первый информационный вход котброго соединен с первыми входами первого и второго эле ; ментов И, первые входы третьего и четвертого элеМентов И соединены соответственно с вторым и третьим информационными входами блока управления блоком коррекции, первый и второй управляющие входы которого соединены с вторыми входами первого, четвертого и второго, третьего элементов И соответственно выходы первого и третьего элементов И соедине-. ны с входами первого элемента ИЛИНЕ, а выходы второго и четвертого элементов И соединены с входами второго элемента ИЛИ-НЕ.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 723567, кл. G 06 F 5/02, 1978.

2. Авторское свидетельство СССР

Р 746496, кл. G 06 F 5/02, 1975 (прототип ).

10030б8

1003068

Составитель М. Аршавский

Редактор В,. Данко Техред N.Tenep Корректор О. Билак

Заказ 1554/32 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", г. Ужгород„ ул.Проектная, 4