Устройство для параллельного алгебраического сложения в знакоразрядной системе счисления

Устройство для параллельного алгебраического сложения в знакоразрядной системе счисления

Иллюстрации

Показать все

Реферат

 

OnИСАНИЕ,юм

ИЗОБРЕТЕНИЯ

Союз Советских

Сацналнстрческих

Реснублнк

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (22) Заявлено 28.09.81 (21) 3339620/18-24 ($1) М.Кп.э с присоединением заявки ¹G 06 F 7/49

»

Государственный комитет

1 СССР но делам изобретений и открытий (23) ПриоритетОпубликовано 0 10383. Бюллетень № 9

ДЗ) УДК 681,325 (088. 8 ) Дата опубликования описания 07.03.83

Ь

»» (72) Автор изобретения

N. A. Рвачев с

t » с

r-

Винницкий политехнический институт

1 (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПАРАЛЛЕЛЬНОГО АЛГЕБРАИЧЕСКОГО слОжения В знАкОРАзРяднОЙ системе счисления

Изобретение относится к цифровой вычислительной технике и может быть использовано для построения сверхбыстродействующих арифметических устройств.

Известно устройство, выполняющее операции сложения и вычитания над числаьщ, представленными в двоичной системе счисления.

Недостатком устройства является то, что из-за возникновения перено сов время-выполнения операций возрастает при увеличении разрядности чисел

Известно устройство, выполняющее операции сложения и вычитания над числами, представленными в системе счисления остаточных классов (СОК). Достоинством этих устройств являет- ся поразрядное выполнение укаэанных операций, что позволяет производить их одновременно по всем разрядам и .уменьщает время их выполнения 113., Недостатком является сложность сравнения чисел, представленных в.

C0K„ в частности, сложность контроля переполнения и сложность перевоi@a чисел иэ системы СОК в позиционные системы счисления.

Известно устройство, выполняющее . алгебраическое сложение чисел, пред ставленных в избыточной знакораэрядной системе счисления с основанием 2 (2-3РС), состоящее иэ и однотипных блоков, i-й из которых содержит первый и второй полные полусумматоры и неполный полусумматор в 2-3РС.

В первом полном полусумматоре складываются значения i-х разрядов операндов, при эхом перенос образуется всюду, где это возможно (образование переноса в 2-ЗРС неоднозначно, например, 1+О = 11). Во втором полном полусумматоре складываются значение суммы первого полного полусумматора

i-ro блока и переноса первого полного полусумматора (1-1)-ro блока, при20 чем перенос производится только там,. где он неизбежен (1+0=1, 1+1=10), В неполном полусумматорд окпадываются .значения суммы и переноса вторых полусумматоров соответственно i-го и i-1-ro блоков, переносы при этом не возникают. Достоин твом устройства является то, что при алгебраИческом.сложении переносы распространяются не далее, чем на 2 разряда, что позволяет осуществлять сложение одновременно по всем разрядам и, 1003074 следовательно, дает выигрыш в быстро" действии по сравнению со сложением в двоичной системе счисления (2).

Недостатком является то, что в результате выполнения операций алгебраического сложения могут возникнуть некомпактные представления числа н 2-3РС, переполняющие разрядную сетку устройства, в то время как это же число может быть записано в 2-3РС, Вак что переполнения не произойдет., I

Например, десятичное число 16 допускает в 2-ЗРС представление 10000, занимающее 5 разрядов, однако в результате выполнения операций сложения описываемым устройством может получиться, например и такая запись этого же числа: 1111 10000, занимающая уже 10 разрядов. Это приводит к ложным переполнениям и необходимости контролировать и преобраэовы вать форму представления числа, что связано с увеличением времени выполнения операций и дополнительными аппаратурными затратами, Известно устройство алгебраического сложения чисел, представленных в 2-3РС, с переносом не более чем на один разряд, состоящее из и однотипных блоков, каждый иэ которых содержит блоки образования положительной и отрицательной сумм, блоки образования положительного и отрицательного переноса и блок образонания окончательного результата (3).

Наиболее близким к изобретению является устройство алгебраического сложения чисел в знакораэрядной системе счисления (ЗРС ) с основанием большим 2, состоящее из и однотипных блоков, i-й иэ которых содержит полный и неполный одноразрядные полусумматоры в ЭРС входы полного полусумматора являются входами значений

i-x разрядов операндов, входы неполного полусумматора соединены соответственно с выходаии суммы полного полусумматора и переноса полного полусумматора -1-ro блока, а выходы неполного полусумматора являются выходами значения i-ro разряда результата (4 ).

Недостатком устройства является невозможность его применения для сложения чисел, прегставленных в

3РС с основанием 2. Необходимость работать с основанием, большим 2, усложняет аппаратурную реализацию устройства. Кроме того, ЗРС с основанием, .большим 2, значительно более избыточны, чем 3РС-с основанием 2.

Так, например, н 3РС. с основанием 3 используется не менее 5 цифр (2, 1, О, 1,2 ), а в 3РС с основанием 2 только 3 (Т, О, 1 ). Это приводит к дополнительным аппаратурным затратам при реализации устройства.

55 бО

Кроме того, преобразователь энакоразрядного кода в аддитивную форму состоит из и преобразующих блоков, вход и выход каждого иэ которых представляет собой две шины цифры и знака разряда, каждый из которых содержит два блока сравнения, элемент НЕ, два элемента И, элемент ИЛИ, сумматор по модулю 2 и неполный одноразрядный полусумматор в знакоразрядной системе счисления, причем первые входы цифры блоков сравнения i-го преобразуюшего блока подключены к шинв цифры входа

i ãî преобразующего блока, к первому входу неполного одноразрядного полусумматора н энакоразрядной системе счисления, к входу элемента

HE (l-i )-го преобразуюшего блока и

Целью изобретения является уменьшение аппаратных затрат для реализации устройства для алгебраического сложения с переносом не более чем на Один разряд в энакораэрядной системе счисления.

Для достижения поставленной цели устройство для параллельного алгебраического сложения в знакораэрядной системе счисления, состоящее иэ и вы® числительных блокон, каждый из которых содержит неполный и полный одноразрядные полусумматоры в знакоразрядной системе счисления, причем первый вход неполного одноразрядно15 го полусумматора в знакоразрядной системе счисления i-го вычислительного блока соединен с первым выходом полного одноразрядного полусумматора в энакоразрядной системе

20 счисления i-го вычислительного блока, второй вход неполного одноразрядного полусумматора в энакоразрядной системе счисления i-го вычислительного блока соединен с вторым выходом полного одноразрядного полусумматора н знакоразрядной системе счисления (i-1 )-ro вичислительного блока, а выход неполного одноразряд. ного полусумматора в знакораэрядной системе счисления i ãî вычислительного блока подключен к выходу

i ãî разряда результата устройства, содержит два преобразователя знакоразрядного кода в аддитинную форму, причем i-e входы первого и второго

5 преобразователей знакоразрядного кода в аддитинную форму подключены к входам i õ разрядов первого и нторого операндов устройства соответственно, à i-е выходы первого

40 и второго преобразователей знакоразрядного кода в аддитивную форму подключены к первому и второму входам полного одноразрядного полусумматора в энакоразрядной системе

45 счисления i ãî вычислительного блока.

1003074

Веса разрядов 128 64 32 16 8 4 2 1„ Десятичная. запись числа

1) код в 2-ЗРС

1 1 0

1 1 1 0

1 1 1 1 0

2) 3) 0 1 1 Q 1

1 0 1 0 1

1 0

5) второму входу цифры первого блока сравнения (i 1 )-ro преобразующего блока, первые входы знака блоков сравнения 1-го преобразующего блока подключены к шине знака входа i-ro преобразующего блока, к первому входу сумматора по модулю 2 1- го преобразующего блока, к первому входу первого элемента И (i-1)-ro преобразующего блока и к второму входу знака первого блока сравнения (1-1 )-го 30 преобразующего блока, вторые входы цифры и знака второго блока сравнения i-ro преобразующего блока соединены соответственно с вторыми входами цифры и знака первого блока срав- 15 нения (1+1 )-ro преобразующего блока, выходы второго блока сравнения и . .элемента НЕ i-ro преобразующего бло;ка подключены к первому и второму входам второго элемента И i-ro преобразующего блока, а выходы первого блока сравнения и второго элемента

И i--ro преобразующего блока подклю. чены к первому и второму входам эле мента ИЛИ, выход которого подключен к второму входу сумматора по модулю

2 1-го преобразующего блока, к вто- рому входу первого элемента H (1-1 )-го преобразующего блока и к второму

:входу неполного одноразрядного полусумматора в знакоразрядной системе счисления (1-1 )-го преобразующего блока, третий и четвертый входы неполного одноразрядного полусумматора в знакоразрядной системе счисления

i-го преобразующего блока подключены З5 к выходам сумматора по модулю 2 и первого элемента И i-ro преобразующего блока, первый выход неполного одноразрядного полусумматора в знакораэрядной системе счисления 1-го 40 преобразующего,блока подключен к шине цифры выхода этого блока, а его дддитивной называют такую Форму (код) првдставления числа в 2-3РС, которая не имеет единиц одного зна-. ка в соседних разрядах. Так, в приведенном примере формы записи 2 и 5 второй выход подключен к шине знака выхода i -го преобразующего блока.

На фиг. 1 показана функциональнал схема устройства (изображены четыре из и вычислительных блоков и соответствующие им части преобразователей знакоразрядного кода в ддитивную форму), на фиг. 2 — функциональ-. ная схема четырех блоков преобразователя знакоразрядного кода к адднтивной форме, на фиг. 3 и 4 - функциональные схемы неполного и полного одноразрядных полусумматоров в знакораэрядной системе счисления соответственно, на фиг. 5 — функциональная схема входящего в состав перечисленных блоков блока сравнения

На фиг. 1 показаны первый 1 и второй 2 преобразователи знакоразрядно- го кода в аддитивную форму, входы

3 и 4 которых являются входами t-x

;разрядов операндов устройства. Выходы преобразователей 1 и 2 соединены с входами 5 и 6 полных одноразрядных полусумматоров в знакоразрядной системе счисления 7, выходы 8 и 9 которых соединены с входами неполных одноразрядных полусумматоров 10 в знакораэрядной системе счисления.

Выходы неполных одноразрядных полусумматоров 10 являются выходами значений i-х разрядов результата устройства параллельного алгебраического сложения.

Чтобы пояснить работу устройства, введем понятие аддитивной формы представления числа в двоичной знакораэрядной системе счисления (2-3PC ).

В силу избыточности любое число (кро« ме 0 ) в 2-3РС представляетея беско- нечным числом способов. Например,, -1 обозначается через i нули левее первой значащей цифры опускают ся:

I аддитивны, а 1, 3, 4 — не аддитивны, так как содержат сочетания 11 или 11

При алгебраическом сложении чисел, представленных в аддитивной

2-3РС форме, перено ы не могут рас1003074 коду числа формируются два вспомогательных кода. Значение 1-ro разряда первого вспомогательного кода равно значению I-ro разряда исходного кода, взятому с обратным знаком, если в i-м и (i-1 )-м разрядах исходного кода стоят единицы одного знака, или если в 1-м и (i-2 )-м разрядах исходного кода записаны единицы одного знака и в (i-1 )-м разряде исходного кода записан ноль, при тех же условиях. значение (2i-1 )-ro разряда вто15 рого вспомогательного кода равно значению i-го разряда исходного кода.

В остальнЫх случаях значение i-ro разряда первого вспомогательного кода равно значению i-го разряда исходного кода, а значение (2i-1 )-x o разряда второго вспомогательного кода равно нулю. Аддитивный код числа получается путем сложения первого и второго вспомогательных кодов (пере25 носы при этом не возникают ).

Рассмотрим пример преобразования

2-3РС кода числа в адцитивную форму . перенос по этому алгоритму.

1 2 3

Номер разряда б 7 8 9

4 5

256 128 64

32 16 8

Вес разряда

Исходный код

2 1

0 1

0 1 1

1 1 1

Первый вспомогательный код

0 - 1

1 0

Второй вспомогательный+код

1 0 1

1 0

0 1

0 0

0 1

1 1,0

0 1

Аддитивный код

В этом примере 1 в 3-м разряде исходного кода заменена на 1 в 4-м и 1 в 3-м разрядах второго и первого вспомогательных кодов соответственно, так как имеется комбинация 101.

1 в 5-м разряде исходного кода заменена на 1 в б-м и 1 в 5-м разрядах второго и первого вспомогательных » кодов, так как имеется комбинация 11, В силу наличия комбинаций 11 и 11 преобразованы аналогичным образом содержимые 6-го и 8-го разрядов исходного кода.. Содержимые 1", 2-, 4, 7-и 9-го разрядов исходного кода пе ренесены в первый вспомогательный 60 код беэ изменения. Затем вспомогательные коды складываются, необходим мость в перен се при этом не возникает. В результате получается аддитинный код исходного числа. 65 пространиться далее, чем на один разряд. Например, 1010101 1 111011 промежуточная сумма, 0 1 0 1 1 1 0

1 0 0 0 0 0 1 0 ркончательная сумма 1 0 1 0 1 1 0 0

При этом предполагается, что перенос производится только там, где он неизбежен, т.е. 1+0=1, но не 1+0=11.

Представленные числа в аддитивной 2-ЗРС форме не однозначны, однако в любом представлении числа х в .аддитивной форме число значащих цифр не больше 1од „х + 3.

От любого представления числа в 2-3РС можно перейти к аддитивному представлению путем параллельного (одновременного по всем разрядам) преобразования. Устройство, выполняющее :это преобразование,l назовем преобразователем 2-3РС кода числа в аддитивную форму.

Алгоритм параллельного преобразо.вания в аддитивную форму может быть, Например, следующим. По исходному

Устройство для параллельного алгебраического сложения в знакоразряд» ной системе счисления работает следующим образом.

На входы 3 и 4 первого 1 и второго 2 преобразователей 2-ЗРС кода в аддитивную форму подаются сигналы, соответствукицие 2-ЗРС кодам первого и второго операндов. На выходах преобразователей 1 и 2 формируются сигналы, соответствующие аддитивным

2-ЗРС кодам операндов, которые подаются на входы 5 и б полных одноразрядных полусумматоров в 2-3РС 7. Полусумматоры 7 вырабатывают сигналы переноса д ; на выходах 8 и сигналы промежуточной суммы g на выходах 9 в соответствии с табл. 1 (где а-иЬ-сигналы на входах 5 и 6 ).

1 1

1003074

Таблица1

1 0

bi

0 1 0 0

0 1

0 0 0 1

Таблица 2

При этом комбинации сигналов Gq ид .., соответствующие заштрихованным клеткам табл. 2, возникнуть не могут.

На фиг. 2 показаны четыре блока преобразователя знакоразрядного кода к аддитивной форме, состоящего из и однотипных блоков и работающего в соответствии с приведенным алгоритмом. 1-й блок-преобразователя содержит два блока сравнения 11 и 12, элемент НЕ 13, два элемента И 14 и

15, элемент ИЛИ 16, сумматор по модулю 2 17 и неполный одноразрядный полусумматор в 2-3РС 18, первый и второй выходы которого соответственно подключены к шинам цифры и знака выхода преобразователя знакоразрядного кода к аддитивной форме, первый вход блока 18 соединен с первыми входами цифры блоков сравнения 11 и 12 и с шиной цифры 19 входа i ãî блока преобразователя, третий вход блока 18 соединен с выходом сумматора по модулю 2 17, второй вход блока

18 соединен с первым входом первого элемента И 14 и с выходом элемента

ИЛИ 16 (1-1 )-го блока, четвертый вход блока 18 соединен с выходом первого элемента H 14 ° Первый вход сумматора по модулю 2 17 соединен с первыми входами знака блоков сравнения 11 и

12 и с вторым входом 20 i-ro блока преобразователя 2-3РС-кода в аддитивную форму. Второй вход блока 14 соединен с вторым входом знака первого

Эти сигналы преобразуются неполными одноразрядными полусумматорами в 2-3РС 10 в сигналы Sq окончательного результата в соответствии с табл. 2. блока сравнения 11 и первым входом

1знака первого блока сравнения (1-1 )-ro 5:блока 11. Первый вход элеь,ента ИЛИ

16 соединен с выходом первого блока сравнения 11, а второй вход элемента

ИЛИ 16 соединен с выходом второго элемента И 15, первый вход которого

20 соединен с выходом второго блока сравнения 12, второй вход которого через элемент НЕ 13 соединен с третьим входом первого блока сравнения 11 и первым входом. первого блока сравне25 ния 11 (i 1 )-го блока преобразователя знакоразрядного кода в аддитивную форму. Третий и четвертый входы второго блока сравнения 12 соединены соответственно с третьим и четвертым

30 входами первого блока сравнения 11 (i-1)-го преобразующего блока преобразователя знакоразрядного кода в аддитивную форму.

Преобразователь знакоразрядйого кода в адпитивную форму раббтает следующим образом.

Трехзначный код одного разряда числа в 2-3РС (1, О, 1 ) передается посредством двухзначного кода по

40 двум шинам: шине цифры и шине знака.

При этом единице соответствует наличие сигнала на шине. цифры и отсут-. ствие сигнала на шине знака, нулю соответствует отсутствие сигнала на

45 обеих шинах, минус единице — наличие сигналà Hа обеих шинах. (Комбинация

"сигнал на шине знака, отсутствие сигнала на шине цифры" является запрещенной ). На первую пару входов первого 11 и второго 12 блоков сравнения по шинам цифры 19 и знака 20 поступают сигналы цифры и знака 1-го разряда исходного кода, а на вторые пары входов поступают сигналы цифры и знака соответственно (1-1 )-го и (i-2 )-ro разрядов исходного кода.

Сигнал на выходе блока сравнения появляется тогда и только тогда, когда сигналы на его входах соответствуют двум единицам одного знака в 2-3РС т.е. сигнал на выходе блока сравнения вырабатывается в соответствии с табл, 3..

1003074

Таблица 3

Номер входа блока сравнения

Сигналы на входах

0 0 0

0 0 0

1 0 1

1 0 0

1 1 1

0 0 0

1 0 1

1 0 0

1 1

1 1

0 1

0 0

Сигнал на выходе блока сравнения

1 0 0

Таким образом, первый блок сравнения 11 выявляет наличие комбинаций

11 и 11 в исходном 2-ЗРС коде. Вто; ой блок сравнения 12 вместе с элементами НЕ 13 и И 15 выявляет наличие комбинаций 101 и 101. Сумматор по модулю 2 17 служит для определения знака i-ro разряда первого вспомогательного кода. Сигналы цифры и, знака i-ro разряда первого вспомогательного кода формируются на первом и втором входах неполного одноразрядного полусумматора в 2-3РС 18, на третьем и четвертом входах которого ЗО формируются сигналы цифры и знака

i ão разряда второго вспомогательного кода. Неполный одноразрядный полу сумматор в 2-ЗРС 18 работает в соответствии с табл. 2, на его выходах 31 формируются сигналы цифры и знака

i-ro разряда аддитивного 2-ЗРС кода.

На фиг, 3 показан пример конкретной реагизации неполного одноразрядного полусумматора в 2-ЗРС. Неполный 4р одноразрядный полусумматор содержит сумматор по модулю 2 21, входы которого 22 и 23 являются первым и треть им входами неполного одноразрядного полусумматора, а выход 24 соединен 45 с первым выходом неполного однораз- рядного полусумматора, элемент ИЛИ

25, входы которого 26 и 27 являются вгорым и четвертым входами неполного одноразрядного полусумматора; элемент И 28, входы которого соединены с выходами элемента ИЛИ 25 и сумматора по модулю 2 21, а выход 29 является вторым выходом неполного одно-. разрядного полусумматора.

Неполный одноразрядный полусумма- .5 тор 2-3РС работает следующим образом,:

На нечетные входы подаются сигналы цифр, а на четные входы сигналы знаков i--х разрядов слагаемых. На выходах в соответствии с табл. 2 и 60 кодировкой цифр 1, О, 1 двоичным сигналом Формируются сигналы цифры и знака реэугьтата.

На фиг. 4 приведен пример реализации полного одноразрядного полусум-ф5

0 0 0 0 0 1 матора в 2-ЗРС. Полный полусумматор содержит блок сравнения 30, выход

31 которого соединен с первым выходом полного одноразрядного полусумматора и первым входом элемента И 32 неполный полусумматор в 2-ЗРС 33, первый, второй, третий и четвертый входы которого,34-37 соединены соответственно с первыми, вторыми, третьими и четвертыми входами блока сравнения и полного одноразрядного полусумматора, а выходы 38 и 39 являются треть им и четвертым выходами полного одноразрядного полусумматора, элемент

И 32, второй вход которого соединен с четвертым входом полного полусумматора, а выход 40 соединен с вторым выходом полного одноразрядного полусумматора.

Работа полного одноразрядного полусумматора в 2-3РС аналогична работе неполного одноразрядного полусумматора и отличается от нее формированием сигналов цифры и знака переноса в соответствии с табл. 1.

На фиг. 5 приведен пример реализации блока сравнения. Первый и второй входы 41 и 42 элемента И 43 являются йервым и третьим входами блока срав- нения, а третий вход элемента И 43 через элемент НЕ 44 соединен с выходом сумматора по модулю 2 45, входы

46 и 47 которого являются вторым и четвертым входами блока сравнеНия.

Выход 48 элемента И 43 является выходом блока сравнения.

Работа блока сравнения поясняет ся табл. 3.

Время выполнения устройством операции алгебраического сложения не зависит от разрядности устройства и составляет в приведенной на фиг.2-5 реализации 14Ф; где - условное время задержки сигнала на элементах И, ИЛИ, НЕ и сумматоре по модулю 2.

Оптимизация схемы поэзоляет на тех же элементах сократить время до 10 :, а использование элементов трехзначной логики с задержкой Г на элементе - до 5 Ф

1003074

13

Для сравнения отметим, что в сумматорах, работающих в двоичной систе. ме счисления, время сложения возрастает с увеличением числа разряДОв и (за исключением параллельно-параллельных сумматоров, которые не мо- 5 гут быть построены для и )r-30 из-за больших нагрузок на элем".нты j5) ).

Так, в многоразрядном сумматоре со сквозным переносом время оценивается в 2пе. Таким образом, при n=64 10 предлагаемое устройство дает выигрыш в быстродействии более чем в 10 раз.

В сверхпараллеяьных сумматорах время Т сложения оценивается в (2 1оц„п + 3 ) С, где k — коэффициент 15 объединения, характеризующий нагрузку на элементы (5). При k = 3 предлагаемое устройство дает выигрыш в быстродействии по сравнению с сверхпараллельным сумматором при и Ъ 50.

При k = 5 и и 150 сверхпараллельный сумматор работает быстрее, чем данное устройство на элементах двух. значной логики, однако при этом нагрузка на элементы в сверхпараллель- 25 ном сумматоре оказывается вдвое боль. шей.

Отсутствие переносов далее, чем на один разряд, а также ограничения на используемые коды чисел и возникающие комбинации сигналов, позволяют контролировать правильность выполняемых операций и упрощает диагностику неисправностей. Так, например, наличие комбинаций 11 или 1I на выходах преобразователя кода к аддитивной форме или на выходах неполных полусумматоров свидетельствует об ошибке.

Операции сложения и вычитания в

40

Формул а и э обретения

60 энакоразрядной системе счисления выполняются одним устройством, что упрощает его структуру по сравнению с аналогичными устройствами, работающими в двоично» системе счисления.

Кроме тово, построение процессора на базе 2-3РС позволяет дополнительно ускорить выполнение операции умножения за счет преобразования кода одного из множителей к форме с малым числом единиц (1).

По сравнению с первым, вторым и третьим аналогами, описанными выше, устройство обладает тем преимуществом, что позволяет эффективно контролировать переполнение. Аддитивный код числа в 2-3РС содержит:не более

1 1оа. x j + 3 значаших цифр (в двоичной системе счисления код числа имеет fl o0 x5 + 1 значащих цифр ), что. позволяет при помощи и разрядного устройства представлять числа из диапазона +2" ; выход эа пределы разрядной сетки служит признаком переполнения. Кроме того, по сравнению со вторым аналогом — сумматором,, работающим в системе СОК, — сумма45

65 тор в 2-3РС обладает тем преимуществом, что преобразование кода числа иэ 2-ЗРС в обычный двоичный код осу ществляется по простым алгоритмам.

Устройство параллельного алгебраического сложения в 2-3РС состоит иэ и однотипных блоков с одьотипны1

> ми связями между блоками, причем

i é блок непосредственно связан толь. ко с (i-1 )-м и (2 i-1 )-м блоками. Это позволяет повысить эффективность использования процессора,, построенного на базе данного устройства, эа счет изменения разрядности суммирующих устройств в процессе счета задач.

При выполнении расчетов Повышенной точности несколько устройств сложения могут быть легко объединены в одно устройство сложения большой разрядности и, обратно, при расчетах малой точности устройство сложения может быть расчленено на части, выполняющие параллельно независимые вычисления (причем это "расчленение" может выполняться программой системного математического обеспечения ).

Приведенные характеристики устройства параллельного алгебраического сложения показывают, что оно дает существенный выигрыш в быстродействии по сравнению с сущ ствующими устройствами при операциях над числами большой разрядности, т.е. при вычислениях повышенной точности. Это позволяет говорить о возможности повышения быстродействия специализированных ЭВМ повышенной точности, построенных на элементах с двумя устойчивыми состояниями.

1. Устройство для параллельного алгебраического сложения в знакоразрядной системе счисления, состоящее иэ и вычислительных блоков, каждый иэ которых содержит неполный и полный одноразрядные полусумматоры в знакоразрядной системе счисления, причем первый вход неполного одноразрядного полусумматора в знакоразрядной системе счисления i-го вычислительного блока соединен с первым выходом полного одноразрядного полу сумматора в знакораэрядной системе счисления i-го вычислительного блока, второй вход неполного одноразрядного полусумматора в энакоразрядной системе счисления i-го вычислительного блока соединен с вторым выходом полного одноразрядного полусумматора в энакоразрядной системе счисления (i-1 )-ro вычислительного блока, а выход неполного одноразрядного полусумматора в знакоразрядной си: стеме счисления i -ro вычислительного блока подключен к выходу i-ro раз1003074 ряда результата устройства, о т л ич а ю щ е е с я тем, что, с целью уменьшения .аппаратных затрат, устройство содержит два преобразователя знакоразрядного кода в адцитивную форму, причем i-e входы первого и

5 второго преобразователей энакоразрядного кода в аддитивную форму подключены к входам i-x разрядов первого и второго операндов устройства соответственно, а i-е выходы первого и второго преобразователей знакоразрядного кода в аддитивную форму подключены;соответственно к первому и второму входам полного одноразрядно го полусумматора в знакоразрядной 15 системе счисления i-го вычислительного блока.

2, Устройство по п. 1, о т л ич а и щ е е с я тем, что преобразователь знакоразрядного кода в адди- 7О тивную форму состоит из и преобразующих блоков, вход и выход каждого из которых содержит по две шины цифры и знака разряда и каждый из которых содэржит два блока сравнения,25 элемент НЕ, два элемента И, элемент

ИЛИ, сумматор по модулю 2 и неполный одноразрядный полусумматор в знакоразрядной системе счисления, причем первые входы цифры, блоков сравнения

i ãо преобразующего блока подключены к шине цифры входа i-ro преобразующего блока, к первому входу неполного одноразрядного полусумматора в знакоразрядной системе счисления, к входу 35 элемента НЕ (i-1)-ro преобразующего блока и второму входу цифры первого блока сравнения (!-! )-ro преобразующего блока, первые входы знака блоков сравнения i-го преобразующего блока подключены к шине знака входа О

i ão преобразующего блока, к первому входу сумматора по модулю 2 i ãî преобразующего блока, к первому входу первого элемента Й (1-1)-го преобразующего блока и к второму входу знака первого блока сравнения (i-1)-го преобразующего блока, вто-, рые входы цифры и знака второго блока сравнения i-го преобразующего блока соединены соответственно с 50 вторыми входами цифры и знака первого блока сравнения (i+1 )-го преоб- разующего блока, выходы второго блока сравнения и элемента НЕ i ãî преобразующего блока подключены соответственно к первому и второму входам второго элемента И i-ro преобразующего блока, а выходы первого блока сравнения и второго элемента И

i ãî преобразующего блока подключены соответственно к первому и второму входам элемента ИЛИ, выход которого подключен к второму входу сумматора по модулю 2 i-го преобразующего блока, к второму входу первого элемента И (i-1 )-го преобразующего блока и к второму входу неполного одноразрядного полусумматора в знако азрядной системе счисления (i-1)-ro преобразующего блока, третий и четвертый входы неполного одноразрядного полусумматора в знакоразрядной системе счисления i-ro преобразующего блока подключены соответственно к выходам сумматора по модулю 2 и первого элемента И i-ro преобразующего блока, первый выход неполного одно-. разрядного полусумматора в знакоразрядной системе счисления i-го преобразующего блока подключен к шине цифры выхода этого блока, а его второй выход подключен к шине знака выхода i-го преобразующего блока.

Источники информации, принятые во внимание при экспертизе

1. Поспелов Д. A. Арифметические основы вычислительных машин дискретного действия. N., 1970, с. 271

153.

2.Avizienis А.Signed-digit number

representations for fast parel1е1 аг thmetiс.-"iRE Transactions on

Electronic Computer", 1961 Р 3, р. 392, рис. 4.

3. Авторское свидетельство СССР

Р 453691, кл. G Об F 7/49, 1971. (4. Avizienis А. Signed-digit number

representations for fast parallel аг1thmetiс. — "iRE Trans on Еlectron, Совройег", 1961, Р 3, с. 390, рис. 2 (прототип)..

5. Карцев М. А °, Брик В. A. Вычислительные системы и синхронная арифметика. И., 1981, с ° 143, 134.

1003074

1003074

1003074

tt Ж PJ 87 ж М 7У

4 ил 4

Составитель Н. Захаревич

Редактор P. Яицика Техред М.Тепер Корректор О. Билак

Закаэ 1554/32 Тирак 704 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, РауШская наб., д. 4/5

° Й»

Филиал ППП "Патент", r. Уагород, ул. Проектная, 4