Преобразователь двоично-десятичного кода в двоичный

Преобразователь двоично-десятичного кода в двоичный

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (щ1005027 (61) Дополнительное к авт. свид-ву— (22) Заявлено 20. 07.81 (21) 3317917/18-24 с присоединением заявки №

Р М К з.406 F 5/02

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет 17.07.80 (53) УДК 681.325 (088. 8) Опубликовано 150383. Бюллетень ¹ 10

Дата опубликования описания 15.03.83 (72) Авторы изобретен и я

В.Ш.Сирота и B ..В.Кухарчук

Винницкий завод радиотехнической аппаратуры (71) Заявитель (54) ПРЕОБРАЭОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО

КОДА В ДВОИЧНЫЙ

Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано при построении автоматизированных систем управления.

Известен преобразователь двоично-десятичного кода.:в двоичный, содержащий комбинационную схему, разбитую на отдельные уровни, принем каждый уровень соответствует операции сдвига (1).

Недостаток данного преобразователя состоит в большом объеме аппаратуры.

Наиболее близким к предлагаемому является преобразователь двоично-десятичного кода в двоичный, содержащий триггерные тетрады и каскады двоичных сумматоров (2).

Недостаток этого устройства заключается в относительно низкой скорости преобразования, связанной с большим количеством суммирующих каскадов, использующих лишь одноуровневый перенос.

Цель изобретения — увеличение быстродействия °

Поставленная цель достигается тем, что в преобразователь двоичнодесятичного кода в двоичный, содержащий триггерные тетрады входного кода и сумматор, выходы которого являются выходами преобразователя, а входы трех младших разрядов сумматора соединены соответственно с выходами трех старших разрядов млад шей триггерной тетрады, выход младшего разряда которой является выходом младшего разряда преобразова-. теля, входы которого являются вхо дами триггерных тетрад, введена группа из (n - 1) -ro преобразователя десятичных разрядов в двоичный код, где и - число десятичных разрядов входного кода, содержащего преобразователь десятичного разря— .да десятков и преобразователь десятичного разряда сотен в двоичный код,. а сумматор выполнен многовходовым, причем входы i --ro, где

= 1 — (и - 1) преобразователя десятичного разряда в двоичный код группы соединен с выходами (i+ 1) -й триггерной те.трады, а разрядные выходы т»го преобразователя десятичных разрядов в двоичный код группы соединен с входами соответствутщих разрядов сумматора, первый и второй дополнительные входы сумматора соединены соответственно <входами логического нуля и логичес— кой единицы преобразователя.

Кроме того, преобразователь десятичного разряда десятков в двоичный код содержит десять элементов И и четыре элемента ИЛИ, выходы которых 5 являются выходами преобразователя разряда десятков в двоичный код, инверсный вход младшего разряда которого соединен с первыми входами первого, второго, третьего и четвертого элементов И, вторые входы которых соединены соответственно с инверсными входами третьего, четвертого, второго и третьего разрядов преобразователя разряда десятков в двоичный код, прямой вход первого разряда которого соединен с первыми входами пятого, шестого и седьмого элементов И, вторые входы которых соединены соответственно с первыми входами восьмого, девятого и вторым входом восьмого элементов И и с прямыми входами третьего и второго и инверсным входом второго разрядов преобразователя разряда десятков в двоичный код,,инверсный вход третьего разряда которого соединен соот— ветственно с третьими входами шестого и седьмого элементов И и вторым входом девятого элемента И, первый и второй входы, десятого элемента И ЗО соединены с инверсным входом четвертого разряда преобразователя разряда десятков в двоичный код, выходы двух мларщих разрядов которого соединеHbl соответственно с прямым входом пер- 35 ного и инверсным входом второго разрядов преобразователя разрядов десятков в двоичный код, выходы первого и пятого, четвертого и девятого, седьмого и десятого элементов И соедине- ф() ны соответственно с входами первого, второго и третьего элементов ИЛИ, выходы второго, третьего, шестого и восьмого элементов И соединены с входами четвертого элемента ИЛИ. 45

Преобразователь десятичного разряда сотен в двоичный код содержит тринадцать элементов И и пять элементов ИЛИ, выходы которых являются выходами старших разрядов преобразователя разряда сотен в двоичный код, прямой вход первого разряда которого соединен с первыми входами первого, второго, третьего и четвертого элементов И, вторые входы которых соединены соответственно с инверсными входами четвертого, второго, прямыми входами третьего и четвертого разрядов преобразователя разряда сотен в двоичныйкод, прямой вход первого разряда которого соединен с первыми входами пятого, шестого и седьмого элементов И, вторые входы которых со— . единены соответственно с прямыми входами четвертого, пятого и инверсным входом третьего разрядов преобразо- 65 вателя разряда сотен в двоичный код, прямой вход второго разряда которого соединен с третьим входом седьмого элемента И и с первыми входами восьмого и девятого элементов И, вторые входы которых соединены соответственно с инверсным и прямым входами третьего разряда преобразователя разряда сотен в двоичный код, инверсный вход второго разряда которого соединен с ,первыми входами десятого и одиннадцатого элементов И, вторые входы которых соединены с прямым входом третьего разряда преобразователя разряда сотен в двоичный код, прямой вход четвертого разряда которого через двенадцатый и тринадцатый элементы

И соедчнен соответственно с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены соответственно с выходами восьмого и девятого элементов И, а третий вход первого элемента ИЛИ соединен с выходом одиннадцатого элемента И, выходы первого и шестого элемен тс в И соединены соответственно с первыми входами третьего и четвертого элементов ИЛИ, вторые входы которых соединены с выходами пятого и второго элементов И, выходы третьего, четвертого, седьмого и десятого элементов И соединены с входами пятого элемента ИЛИ, прямые входы первого„ второго и третьего разрядов преобразователя разряда сотен в двоичный код соответственно являются выходами трех младших разрядов преобразователя разряда сотен в двоичный код.

Помимо этого, в нем разряд сумматора состоит из трех мультиплексеров, выходы которых являются соответственно выходами суммы, младшего и старшего разрядов переноса сумматора, а управляющие входы всех мультиплексеров соединены соответственно с входами первого и второго слагаемых и с входами мпадшего и старшего разрядов переноса, первый вход первого мультиплексера соединен с прямым входом третьего слагаемого, а первые входы второго и третьего мультиплексеров соединены с входом логического нуля, второй и третий входы первого и второго мультиплексеров соединены соответственно с.инверсным и пряьым входами третьего слагаемого, четвертые входы первого и второго мульти ленсеpoB — соответственно с прямым входом третьего слагаемого и входом логической единицы, пятые входы первого и второго мультиплексеров соединены соответственно с инверсным и прямым входами третьего слагаемого, шестой и седьмой входы первого и второго мультиплексеров соединены соответственно с прямым входом тре1005027 тьего слагаемого и входом логической единицы, входы с первого по седьмой третьего мультиплексера соединены с входом логического нуля, восьмой и девятый входы первого муль/ типлексера соединены с инверсным

5 входом третьего слагаемого, восьмой и девятый входы второго и третьего мультиплексеров соединены соответственно с пряьым и инверсным входами третьего слагаемого, с прямым 10 входом третьего слагаемого и входом логического нуля, десятый и один.надцатый входы первого. второго и третьего мультиплексеров соединены соответственно с пряьим вхо- 15 дом третьего слагаемого, с входом логической единицы и входом логического нуля, двенадцатый вход первого и второго мультиплексеров соединен с инверсным входом третьего слагаемого, а двенадцатый, тринадцатый и четырнадцатый входы третьего мультиплексера соединены соответственно с прямым входом третьего слагаемого, с входом логического нуля и входом логической единицы, тринадцатый и четырнадцатый входы первого мультиплексера соединены соответственно с прямым и инверсным входами третьего слагаемого, а пятнадцатый и шестнадцатый входы первого мультиплексера соединены соответственно с инверсным и прямым входами третьего слагаемого, тринадцатый и четырнадцатый входы второго мультиплексера соединены соответственно с входом логической единицы и инверсным входом третьего слагаемого, пятнадца.тый и шестнадцатый входы второго мультиплексера — с инверсным входом третьего слагаемого и входом ло- 40 гической единицы, пятнадцатый и шестнадцатый входы третьего мультиплексера соединены соответственно с прямым входом третьего слагаемого и входом логической единицы. . 45

На фиг. 1 приведена блок-схема предложенного преобразователя; на фиг. 2 и 3 — схемы преобразователей . разрядов десятков и сотен в двоичный код; "на .фиг. 4 — схема одного разряда сумматора.

Преобразователь содержит (фиг. 1) триггерные тетрады 1, преобразователи 2 десятичных разрядов в.двоичный Kog, причем преобразователь 2-1 является преобразователем разряда ,десятков, а преобразователь 2-2 преобразователем разряда сотен, сумматор 3 °

Сумматор 3 является сумматором с многоуровневым переносом. На входы 4 и 5 сумматора 3 подаются уров— ни логического нуля и логической единицы соответственно.

Преоб разов атель разряда деся тков в двоичный код (,фиг. 2) содержит эле-45 менты И 6-15 и элементы ИЛИ 16-19, объединенные в элеМенты И-ИЛИ.

Преобразователь разряда сотен в двоичный код (фиг. 3) содержит элементы И 20-32 и элементы ИЛИ 33-37, также объединенные в элементы И-ИЛЙ.

Разряд сумматора (фиг. 4) содержит мультиплексеры 38-40, формующие значение разрядной сумин, сигнала пе» реноса в соседний старший разряд и сигчала переноса в следующий разряд.

Работа преобразователя двоично-десятичного числа и двоичный основана на позиционном представлении десятичного числа ао10 + а 10 + ... ап10

Это число по весам десятичного числа преобразуется в двоичные эквиваленты (а„,10 )2+(а„, 10 ) 2 + ...(а„10"), и двоичные эквиваленты суммируют (ап„1О) где к — числа от 1 до 9;

n — разрядность числа.

Пре образ ов атели де с яти ч ных раз— рядов в двоичный код строятся по таблицам истинности. В табл. 1 приведена таблица истинности для преобразователя десятков; в табл . 2 — таблица истинности для преобразователя десятичного разряда сотен; в табл.3 таблица истинности трехвходового сум-. матора.

Работа устройства поясняется на следующем примере.

Число 358 представлено.в тетрадах в виде 0011,0101, 1000 . Пряьые и инверсные выходы двоично-десятичного кода 0011 тетрады сотен 1-3, двоично-десятичного кода 0101 тетрады десятков 1-2 поступают на входы преобразователя разряда сотен 2-2 и десятков 2-1 соответственно. После преобразования на выходах преобразователя сотен (2g 28- 21 26 25 24

23 22 2", 2О)в двоичный эквивалент формируется код 0100 1011 00, а на выходах преобразователя;десятков (2Ь 25 24 2 3 22 21, 2О)в двоичный эквивалент — код 011 00 10.

Двоичные эквиваленты кодов сотен,. (,300 )Z и кодов десятков (50>2 и двоично-десятичный код тетрады единиц 1000 поразрядно складываются на многовходовом сумматоре 3.

Сложение чисел

0101100110 обеспечивает перевод искомого числа

358 в двоичную систему счисления эа один такт сложения.

1005027 нию с асинхронным комбинационным преобразователем (13 упростить схему и повысить ее надежность °

Т а б л и ц а 1

Преобр. число

О О О О О О О О О О О О О О

О (10) 2

О О О 1 О О О О О 1.О

1. О (20) 2

2 О О 1 О О О О О 1 О 1 О О

3 О О 1 1 О О О О 1 1 1 1 О (30) 2 (40) 2

1 О О О

1 О

5 О 1 О 1 О О О 1 ° 1 О О (50) 2

1 О.

О. О

1 О

1 1 1 1 (60) 2

О О

6 О 1 1 О О

О О (70) 2

О 1

8 1 0 О О О О 1 0 1 О О О О

9 1 О О 1 О О 1 О 1 1 О 1 О (80) 2 (90) 2

Таблица2

Преобр.

ЧИСЛО

О О О О О О О О О О О О О О О

1 О О О 1 О О О 1 1 О О 1

О О

2 О О 1 О О О 1 1 О О 1 О О О

3 О О 1 1 О 1 О О 1 О 1 1 О О

4 О 1 О О О 1 1 О О 1

О О

О О

5 О 1 О 1 О 1 1 1 1 .1 О 1 О О

6 0 1 1 О 1 О О 1 О 1 1 О О О

7 ., О 1 1 1 1 О 1 О 1 1 1 1 О О (700) 2

8 1 О О О 1 1 О О 1 О О О О О (800) 2 (900) 2

9 1 О О 1 1 1 1 О О О О 1 О О

Использование данного преобразователя позволит значительно повысить быстродействие, а по сравне4 О 1 О О О О О

7 О 1 1 1 О О 1 (100) 2 (200) 2 (300) 2 (400)2 (500)2 (600)2

Та цаЗ

Il+1 0+1

1005027

; в

1 0

0

0 о .

1 0

0, 0 о

0 1

0 1

0 О

0 0

10

0 О

1 1.

1,. 1

1.. 1

1З

14 . 0

15 1

0

0- 1

0.

0

0

0

1 0

0 о о

26

27 1

28 0

Зо 1

31 1

0 0 0

5 1 0

6 0 -- 1 . 1 -0

17 1

18 0

19 1 Г . . 23 1

24 - 0

25 1

О 0

0 1 0

0 0

0 0

0 1 0

0

О 0 0

0

1 1 1

1 1 1

1 1 1

1 О 0

1 0 О

1 1 1

0 0

1005027

< формула изобретения

1. Преобразователь двоично-десятичного кода в двоичный, содержащий триггерные тетрады входного кода и сумматор, выходы которогс являют- 5 ся выходами преобразователя, а входы трех .младших разрядов сумматора соединены соответственно с выходами трех старших разрядов младшей триггерной тетрады, выход младшего раз- )Q ряда которой является выходом младшего разряда преобразователя, входы которого являются входами триггерных тетрад, отличающийся тем, что, с целью повышения быстродействия преобразователя, в него введена группа из (и — 1) -ro преобразователя десятичных разрядов в двоичный код, где и — число десятич— ных разрядов входного кода, содержащего преобразователь десятичного разряда десятков и преобразователь десятичного разряда сотен в двоичный код, а сумматор выполнен многовходовым, причем входы i -ro где 1 = 1 — (Р— 1) преобразователя десятичного разряда в двоичный код группы соеди— нен с выходами Ii + 1) -й триггерной тетрады, а разрядные выходы i -го преобразователя десятичных разрядов в двоичный код группы соединены с входами соответствующих разрядов сумматора, первый и второй дополнительные входы сумматора соединены соответственно с входами логичес.кого нуля и логической единицы пре- 35 образователя.

2. Преобразователь по и. 1, о л и ч а ю шийся тем, что в нем преобразователь десятичного разряда десятков в двоичный код содержит 4О десять элементов И и четыре элемента ИЛИ, выходы которых являются выходами преобразователя разряда десятков в двоичный код, инверсный вход мпадшего разряда которого соединен с первыми входами первого, второго, третьего и четвертого элементов И,вторые входы которых соединены соответственно с инверсными входами третьего, четвертого, второго и третьего 50 разрядов преобразователя разряда десятков в.двоичный код, прямой вход первого разряда которого соединен с первыми входами пятого, шестого и седьмого элементов И, вторые входы которых соединены соответственно с первыми входами восьмого, девятого и вторым входом восьмого элементов И и с прямыми входами третьего и второго и инверсным входом второго разрядов преобразователя разряда десят- 0 ков в двоичный код, инверсный вход третьего разряда которого соединен соответственно с третьими входами шестого и седьмого элементов И и вторым входом девятого элемента И, первый и второй входы десятого эле— мента И соединены с инверсным входом четвертого разряда преобразователя разряда десятков в двоичный код, выходы двух младших разрядов которого соединены соответственно с прямым входом первого и инверсным ,входом второго разрядов преобразователя разрядов десятков в двоичный кац, выходы первого и пятого, четвертого и девятого, седьмого и десятого элементов И соединены соответственно с входами первого, второго, и третьего элементов ИЛИ, выходы второго, третьего, шестого и восьмого элементов И соединены с входами чет— вертого элемента ИЛИ.

3. .Преобразователь по пп-. 1 и 2, отличающийся тем, что в нем преобразователь десятичного разряда сотен в двоичный код содержит тринадцать элементов И и пять элементов ИЛИ, выходы которых являются выходами старших разрядов преобразователя разряда сотен в двоичный код, прямой вход первого разряда которого соединен с первыми входами первого, второго, третьего и четвертого элементов И, вторые входы ко— торых соединены соответственно с инверсными входами четвертого, второго, прямыми входами третьего и четвертого разрядов Преобразователя разряда сотен в двоичный код, прямой вход первого разряда которого соединен с первыми входами пятого, шестого и седьмого элементов И, вторые входы которых соединены соответственна с прямыми входами четвертого, пятого и инверсным входом третьего разряцов.преобразователя разряда сотен в двоичный код, прямой вход второго разряда которого соединен с третьим входом седьмого элемента И и с первыми входами восьмого и девятого элементов И, вторые входы которых соединены соответственно с инверсным и прямым входами третьего разряда преобразоваг-еля разряда сотен в двоичный код, ai:Iåðñный вход второго разряда которого соединен с первыми входами десятого и одиннадцатого элементов И, вторые входы которых соединены с прямым входом третьего разряда преобразователя разряда сотен в двоичный код, прямой вход четвертого разряда которого через двенадцатый и тринадцатый элементы И соединен соответственно с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены соответственно с выходами восьмого и девятого элементов И,. а третий вход первого элемента ИЛИ соединен с выходом одиннадцатого элемента И, выходы первого и шестого элементов И соединены соответственно с первыми входами третьего и чет14

1005027

13 вертого элементов ИЛИ, вторые входы которых, соединены с выходами пятого и второго элементов И, выходы третьего, четвертого, седьмого и десятого элементов И соединены с входами пятого элемента ИЛИ, прямыевходы первого, второго и третьего разрядов преобразователя разряда сотен в двоичный код соответственно являются выходами трех младших разрядов преобразователя разряда сотен в двоичный код.

4. Преобразователь по пп. 1 — 3, отличающийся тем, что в нем разряд сумматора состоит из трех мультиплексеров, выходы которых 35 являются соответственно выходами суммы, младшего и старшего разрядов переноса сумматора, а управляющие .входы всех мультиплексеров соединены соответственно с входами первого и 20 второго слагаемых и с входами младшего разрядов переноса, первый вход первого мультиплексера соединен с прямым входом третьего слагаемого, а первые входы второго и третьего 25 мультиплексеров соединены с входом логического нуля, второй и третий входы первого и второго мультиплексеров соединены соответственно с инверсным и прямым входами третьего слагаемого, четвертые входы первого и второго мультиплексеров — соответственнр с прямым входом третьего слагаемого и входом логической единицы, пятые ВХОды .ПервОГО и ВтОрОГО мульти 35 плексеров соединены соответственно с инверсным и прямым входами третьего сх агаемого, шестой и седьмой входы первого и второго мультиплексеров соединены соответственно с прямым входом третьего слагаемого и входом 40 логи кой единицы, входЫ с первого по седь и третьего мультиплексера соединены входом логического нуля, восьмой и дев тый входы первого муль-типлексера соединены с инверсным 45 входом третьего слагаемого, восьмой и девятый входы второго и третьего мультиплехсеров соединены соответственно с прямым и инверсным входами третьего слагаемого, с прямым входом третьего слагаемого и входом логического нуля, десятый и одиннадцатый входы первого, второго и третьего мультиплексеров соединены соответственно с прямым входом третьего слагаемого, с входом логической единицы и входом логического нуля, двенадцатый вход первого и второго мультиплексеров соединен с инверсным входом третьего слагаемого, а двенадцатый, тринадцатый и четырнадцатый входы третьего мультиплексера соединены соответственно с прямком входом третьего слагаемого, с входом логического нуля и входом логической. единицы, тринадцатый и четырнадцатый входы первого мультиплексера соединены соответственно с прямым и инверсным входами третьего слагаемого, а пятнадцатый и шестнадцатый входы первого мультиплексера соединены,соответственно с инверсным и прямым входами третьего слагаемого, тринадцатый и четырнадцатый .,входы второго мульти-

;плексера соединены соответственно с входом логической единицы и инверс.— ным входом третьего слагаемого, пятнадцатый и шестнадцатый входы второго мультиплексера - c инверсным входом третьего слагаемого и входом логической единицы, пятнадцатый и шестнадцатый входы третьего мультиплексера соединены соответственно с прямым входом третьего слагаемого и входом логической единицы, Источники информации, принятые во внимание при экспертизе

1. Рлексенко A.Ã. Основы микросхемотехники . "Сов . радио", 1977, с. 77-78, рис. 54.

2 ° Патент ClQA 9 3705299, кл . 235-155, 1973.

100 50 27

z.1

1005027

1005027

1005027

Риз4 !

Составитель М. Аршавский

Редактор Л . Алексеенко Техред E.xàðèòoí÷èê Корректор Л. Бокшан

Заказ 1899/б3 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул . Проектная, 4