Ассоциативный матричный процессор

Ассоциативный матричный процессор

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советскик

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 02.09.81 (21) 3348227/18-24 (51 j М. Кл. з

606 F 15/00 с присоединением заявки ¹вЂ”

Государственный комитет

СССР ио делам изобретений и открытий (23) ПриЬритетОпубликовано 150383. Бюллетень ¹ 10 (53) УДК 681. 325 (088.8) Дата опубликования описания 150383 (54) АССОЦИАТИВНЫИ ИАТРИЧНЫИ ПРОЦЕССОР. Изобретение относится к вычислительной технике H может быть использовано для параллельной обработки ин. формации.

Известен ассоциативный матричный процессор, содержащий три матрицы ассоциативной памяти, выполненные на специальных ассоциативных запоминающих элементах, местное устройство управления,, внешнее устройство управления и входные устройства с регистрами опроса, записи н считывания $15.

Однако в настоящее время подобные процессоры не находят практического применения из-за дороговизны специальных элементов, громоздкости ассоциативной памяти, а значит и всего процессора, и большой потребляемой мощности.

Известен также ассоциативный ма. тричный процессор, который содержит устройство управления, блок параллельного ввода-вывода, ассоцйативный матричный модуль, содержащий матрицу памяти, обрабатывающие элементы на каждую строчку памяти, перестановочную сеть мультиплексор - блок ком мутации (21 .

Преобразование информации происходит в обрабатывающих элементах путем,последовательного вынесения разрядно» го среза из матрицы памяти. Выборка разрядного среза осуществляется с помощью сложной перестановочной сети, составляющей 80В стоимости матрицы памяти.

Недостатком данного процессора является необходимость передачи информации как в режиме записи в память, так и в режиме выборки через сложную перестановочную сеть, что приводит к значительному снижению быстродействия процессс ра, а также и надежности процессора в целом, так как перестановочная сеть состоит из большого количества элементов.Цель изобретения — сокращение объема оборудования и повышение произво2 дительности процессора.

Поставленная цель достигается тем, что в ассоциативный матричный процессор, содержащий блоки памяти, арифметико-логические блоки но.числу бло- ков памяти,. блок управления, входной и выходной блоки коммутаторов, причем выходы блоков памяти соединены с информационными входами соответствующих арифметико-логических блоков и информационными входами входного блока коммутаторов, введены первый

1005065 и второй блоки буферной памяти и. две группы коммутаторов, общее число которых равно числу блоков памяти, при этом первые и вторые информационные

sxo блоков буферной памяти подключены соответственно к информационному 5 входу процессора и выходу входного блока коммутаторов, первые информационные выходы первого и второго блоков буферной памяти соединены соответственно с первым и вторым информацион- 1О ными входами выходного блока коммутаторов, выход которого подключен к информационному выходу процессора, вторые .информационные выходы первого и второго блоков буферной памяти соеди- )5 нены с первыми информационными входа-: .ми коммутаторов соответственно первой и второй групп, вторые информационные входы коммутаторов подключены к информационным выходам соответствующих арифметико-логических блоков, а выходы этих коммутаторов соединены с управляющими входами соответствующих блоков памяти, первый вход и выход переноса каждого арифметико-логического блока подключены соответственно к второму выходу и входу переноса соседнего арифметико-логического блока, а первый, второй, третий, четвертый, пятый, щестой и седьмой выходы блока управления соединены соответственно с управляющими входами блока коммутаторов, первого и второго блоков буферной памяти и коммутаторов первой и второй групп, адресными входами блоков памяти и управляющими входами 35 арифметико-логических блоков и выходного блока коммутаторов.

При этом блок управления содержит генератор синхросигналов, регистр состояния, память управляющих команд, 4О . память микрокоманд, регистр управляющих команд, регистр микрокоманд, две . группы элементов И; группу элементов

ИЛИ, дешифратор и три элемента И, причем первый и второй выходы регист- 45 ра состояния соединены соответственно с первыми входами элементов И пер-. вой группы и входом генератора синхросигналов, ервые входы элементов И второй группы подключены к первому выходу регистра управляющих команд, второй выход которого соединен с входом.памяти микрокоманд, вторые входы элементов И первой и второй групп подключены соответственно к первому и второму выходам генератора синхросигналов, .третий, четвертый и.пятый выходы которого соединены соответственно с управляющими входами регистра управляющих команд, регистра микрокоманд и первыми входами первого, вто- бО .рого и третьего элементов И, первые и вторые входы элементов ИЛИ группы подключены к выходам элементов И соответственно первой и второй групп,а их выходы соединены с входом памяти управля- 65 ющих команд, выходы памяти микрокоманд и памяти управляющих команд подключены к информационным входам соответственно регистра микрокоманд и регистра управляющих команд, первый, второй, третий, четвертый, пятый, шестой и седьмой выходы регистра микрокоманд соединены соответ.ственно с первым выходом блока, вторыми входами первого и второго эле- ментов И, четвертым выходом блока, входом дешифратора, вторым входом третьего элемента Й и седьмым выходом блока, а выходы первого, второго, и третьего элементов И подключены соответственно к второму, третьему и шестому выходам блока.

На фиг.1 приведена структурная схема ассоциативного матричного процессора; на фиг.2 †функциональные схемы блоков буферной памяти и коммутаторов; на фиг.З вЂ” разбиение коммутаторов на нечетные и четные группы с целью подключения их к регистрам блоков буферной памяти; на фиг.4 принципиальная схема выходного блока коммутаторов; на фиг.5 — функциональная схема блока управления; на фиг.бпринципиальная схема арифметико-логического блока; на фиг.7 — таблица истинности арифметико-логического блока.

Процессор содержит (фиг. 1) матрицу памяти, состоящую из ю блоков 1 — 3 „ (оперативной) памяти с произвольным доступом, арифметико-логические блоки 2(— 2, блок 3 управления, входной блок 4 коммутаторов, выходной блок 5 коммутаторов, первый и второй блоки 6 и 7 буферной памяти, коммутаторы 8 - 8щ. Вход 9 процессора, имеющий и разрядов, соединен с параллельными входами блоков б и 7 буферной памяти, параллельные выходы которых соединены с соответствующими входами выходного блока 5 коммутаторов, а последовательные выходи - с коммутаторами 8А — 8, сгруппированными определенным образом в нечетные и четные группы по и коммутаторов в каждой группе (фиг.3), последователь ные входы блоков б и 7 соединены с выходами входного блока 4 коммутаторов. Выход каждого коммутатора 8 соединен с информационным входом соответствующего блока 1 памяти, выход которого соединен с соответствующим блоком 2 и информационным входом бло. ка 4 коммутаторов ° Первые вертикальные вход и выход"каждого блока 2 подключены соответственно к вторым вер.тикальным выходу и входу предыдущего блока 2,а первые вертикальные вход и выход блока 2(соединены соответственно с вторым вертикальным выходом и входом блока 2>. Горизонтальный выход первого и последнего блоков 2 соединены соответственно с одним из

1005065

6 входов первого и последующего коммутаторов 8. Управляющие входы всех блоков. процессора соединены с выходами 10-16 блока 3 управления. Выход 17 выходного блока 5 коммутаторов являет,. ся выходом процессора. 5

Каждый из блоков 6 и 7 буферной памяти состоит (фиг.2) соответственно из регистров 64 — 6 и 74 — 7и сдвига, количество и разрядность которых определяются разрядностью входа 9 про- 10 цессора. При этом параллельные входы регистров 6 - 6„ и 7 — 7в объединены и являются параллельными входами 9 — 9 процессора.

Коммутаторы 84 — 8щ (фиг.2) содер- f5 жат элемент НЕ 18, два элемента И 19 и 20,элемент ИЛИ 21,вхбпы которого соединены с выходами элементов 19 и 20.

Вторые входы элементов 19 всех коммутаторов 8 подключены к выходу 13 блока 3 управления, к которому через элементы 18.также подключены первые входы элементов 20 всех коммутаторов, Первые входы элементов 19 всех первых и последующих коммутаторов нечет- 25 ных групп, например 8, - 8я, 8 и 4

8® и т.д.,объединены и подключены последовательному выходу соответственно первого и последующего регистров сдвига.блока 6,например входы коммутаторов 8,,8 +4 и т.д. объединены и подключены к последовательному выходу регистра 6 .Аналогично подключаются первые входы элементов 19 коммутаторов четных групп к регистрам. сдвига блока 7, например входы коммутаторов 8„+«8>> 8 п+ .и т.д.объединены и подключены к последовательному выходу регистра 7„..Второй вход элемента 20 каждого коммутатора 8 подключен к горизонтальному выходу соот-4О ветствующего блока 2.

Выходной блок 5 коммутаторов (фиг.4) содержит две группы коммутаторов 22) - 22 и 234 - 23Н, И гРУпп 45 логических элементов, каждая из кото-. рых состоит из двух элементов И 24 и 25 и одного элемента ИЛИ 26, и эле- .мент НЕ 27.При этом одноименные информационные входы первой группы коммутаторов 22 . - 22 через входные информационные шинй 28 — 28и подключены к параллельным выходам соответ-ствующих регистров 64 — би блока 6, а одноименные информационные входы второй группы коммутаторов 23 - 2> .55 через входные информационные шины

294 — 29„ подключены к параллельным выходам соответствующих регистров

74 — 7д блока 7. Выходы первой и второй групй коммутаторов подключены ф) соответственно к первым входам первых

"и вторых элементов И 24 и 25 всех групп

:логических элементов., в которых. вторые входы первых элементов И 24 объ-единены и подключены к выходу элемен-у та НЕ 27, а вторые входы вторых элементов И 25, а также вход элемента

НЕ 27 объединены и подключены к выходу 16@+< управляющего выхода 16 блока 3. Управляющие входы всех ком" мутаторов 22А - 22н, 23 - 23н объединены и подключены к управляющим выходам 16 — 16@, где В=Вор и ..Выходы элементов 24 и 25 всех групп подключены к входам элементов 26, выходы которых являются выходами 17(17), блока 5.

Блок 3 управления (фиг.5) состоит из узла 30 микропрограммного управления, генератора 31 синхросигналов.и регистра состояния 32, причем узел 30 микропрограммного управления содержит память 33 управляющих команд, память

34 микрокоманд, регистр 35 управляющих команд, регистр 36 микрокоманд, группы логических элементов, каждая из которых состоит из двух элементов

И 37 и 38 и одного элемента ИЛИ 39, и дешифратор 40. При этом входы элементов ИЛИ 39 подключены к выходам элементов И 37 и 38, а выходы — к адресным входам. памяти 33,выход которой подключен к информационным входам регистра 35. Первая группа выхо- дов этого регистра подсоединена к адресным входам памяти 34, а вторая к первым входам вторых элементов 38 всех групп. Первые входы всех элемен. тов 37 подключены к первой группе вы-:ходов регистра 32, а вторая группа его выходов подключена к входу генератора.31 к четырем выходам которого соответственно подключены вторые входы элементов 37 и 38 всех групп н управляющие входы регистров 35 и 36.

Информационные входы регистра 36 подключены к выходу памяти 34. Пятая группа выходов регистра 36 подключена к входу дешифратора 40. Все выходы регистра 36, за исключением пятой группы выходов и последнего выхода, выходы дешифратора 40, а также пятый выход генератора 31 являются выходами 10 — 16 блока 3 управления.

Арифметико-логический блок 2 (фиг ° 6) сбдержит элементы И 41,42 и 43, элемент ИЛИ 44, триггеры 45,46 и 47, арифметико-логический модуль 48, горизонтальные входную и выходную шины 49 и 50. Входы элемента 44 подключены к выхоМам элементов 41, 42 и 43, первые входы которых подсоединены соответственно к вертикальной входной шине 51, горизонтальной входной шине 49 и вер- тикальной входной шине 52, а вторые входы - соответственно к выходам 15»

152 и 15 блока 3 управления. Модуль 48 имеет входы 53 - 61 и выходы 62 и 63. Входы 53, 55 и 57 модуля 48 объединены и подключены к выходу 154 блока 3, а объединенные вхо1005065 ды 54, йб и 58 подключены к выхо ду 15 блока 3. Вход 59 модуля 48 объединен с входом триггера 45 и подсоединен к выходу элемента 44, вход 60 к выходу триггера 45, а вход 61 — к выходу триггера 47. Входы триггеров

46 и 47 соответственно подключены к выходам 62 и 63 модуля 48, управляющие входы 64 — 68 которого подключены соответственно к выходам 156 — 15 р блока 3. Выходы 15 .— 15 блока 3 О подключены соответственно к управляющим входам триггеров 45, 46 и 47. Выход триггера 46 подсоединен к первой и второй вертикальным выходным шинам и к шине. 50 блока 2

1 !

Функционирование ассоциативного матричного процессора осуществляется следующим образом.

Ввод И-разрядных слов в матрицу памяти осуществляется через два блока б и 7, причем вначале с управляющего выхода 11 блока 3 на все регистры блока б подается кодовая комбинация, которая настраивает их на режим параллельного приема. За первые тактов осуществляется последовательное занесение И-разрядной информации в Vl регистров б — 6> . В это время из блока 3 в регистры блока 7 по выходу 12 поступает кодовая комбинация, которая в течение первых .И тактов удерживает эти регистры в режиме хранения. Ilo истечении и тактов управляющие сигналы с выходов 11 и 12 блока 3 переводят регистры блока 6 в режим послед.жевательного сдвига, а регистры 35 блока 7 — в режим параллельного занесения. Так чередуются заполнение регистров блока 6 .и считывание из регистров блока 7, а затем — считывание из блока б и заполнение блока 7. Ин- 40 формация, считываемая иэ регистров блока 6, передается в соответствующие > коммутаторов одновременно всех нечетных групп, например 8 1 — 8>, 8 g+a — 8 > а из регистров блока 7 - 45 в соответствующие и коммутаторов одновременно всех четных групп, например 8 + — 82р, 8 + — 84. .

Сигнал лог, еской 1 на выходе 13 блока 3 разрешает прохождение информации из блоков 6 и 7 через коммутаторы 8 в блоки 1. При этом во всех блоках 1 происходит выборка одинаковых адресов в соответствии с Кразрядной, где К=FOg p; P-разрядность ячейки памяти, кодовой комбинацней, поступающей с выхода 14 блока 3. Запись информации в соответствующую группу из И блоков 1 происходит строго в соответствии с управляющими сигналами на том же выходе 14, 60

Таким образом каждое И -разрядное слово, записанное за один такт в регистры сдвига, заносится в соответствующий блок 1 последовательно по разрядам за И тактов. Но так как за Я грузка происходит одновременно в .блоков 1, то эа эти И тактов происходит ввод и слов в матрицу памяти. В зависимости от разрядности блока 1 можно организовать одну, две или 6o- лее эон. Обычно вводится одновременно 16 или 32 разряда, а в качестве блока 1 берется блок оперативной па мяти с произвольной выборкой на 256 или более бит разрядностью в один бит. Так можно организовать многозонную матрицу памяти. Обработка информации, хранящейся в матрицах памяти, осуществляется в блоках 2, в которых набор арифметических и логических операций определяется модулем 48. В качестве модуля 48 применяется серийно выпускаемая микросхема К155ИПЗ, предназначенная для логической и арифметической обработки двух четырехразрядных операндов. Однако с целью органиэации однобитовых (одноразрядных)

:арифметических операций три младших его входа 53,.55 и 57 одного операнда объединены и подключены к выходу 15

СОИЭ О блока 3, а три младших входа 54, 56 и 58 второго операнда объединены и подключены к выходу 15

СоьМ 1 блока 3. Таким образом, обрабатываемые биты двух операндов поступают на два старших входа 59 и 60 модуля 48.

В зависимости от кодовой комбинации на выходах 15 6 — 15 р блока 3 в блоке 2 может быть выполнена одна иэ шестнадцати арифметических или логических функций в соответствии с таб лицей (фиг.7)..Выбор режима логической или арифметической обработки информации осуществляется при помощи выхода 156 блока 3. При наличии на этом выходе логического О блок 2 выполняет логические операции, в про тивном случае — арифметические. Триггер 45 служит для запоминания одного из операндов при работе с двумя операндами, триггер 46 — для запоминания результата выполнения той или иной операции, триггер 47 — для запоминания переноса при выполнении логических операций. Все триггеры запоминают поступающую на их первые входы информацию при поступлении на их вторые входы синхросигналов с выходов 15

15 блока 3.

Первоначально один бит первого

° операнда считывается иэ матрицы памяти и записывается в триггер 45, выход которого подключен к старшему входу 60 одного из операндов модуля 48. Затем считывается один бит второго операнда, который, .минуя триггер 45, поступает на старший вход 59 второго операнда. Результат обработки двух битов двух операндов считывается с выхода 62 f, модуля 48 и записывается в триггер 46. Если в модуле 48 производятся логические онерации, результат этих one1005065

10 раций на выходе 62 не зависит от состояния трех пар младших входов 53-58 °

Это достигается передачей с выхода 156 блока 3 на вход 64 модуля 48 соответствующего логического уровня . „ .При наличии сигнала переноса, переда- 5 ваемого с триггера 47 на вход 61 модуля 48, при выполнении арифметической операции предшествующей пары битов этот перенос суммируется со значениями, постоянно подаваемыми на 1О младшие входы 53 - 58 модуля 48 и передается к паре старших входов 59 н 60, на которые поступают обрабатываемые биты двух операндов.

Присутствие логической 1 на одном из выходов 15 — 15 блока 3 обеспечивает прием -информации блока 2„ соответственно с трех направ лений: либо с предыдущего блока 2 по шине 51 при сдвиге информации вниз, либо из блока 1 по шине 49, либо с последующего блока 2 +4 по шине 52 при сдвиге информации вверх.

Таким образом, операция обработки . двух операндов в блоках 2 осуществляется в три этапа. Вначале из блока 1 считывается один бит информации первого операнда, который записывается в триггер 45. Затем из блока 1 считывается одйн бит информации второго операнда, при этом с выходов 156-15., ЗО поступает код выполняемой операции, и синхросигналом с выхода 15< в триггер 47 записывается перенос. На третьем этапе результат операции с триггера 46 записывается в соответст-35 вующий блок 1.

При обработке одного операнда,— например, в поисковых операциях очередной бит считывается из блока 1 и передается в блок 2, который уже на- 40 строен на соответствующую операцию.

Результат фиксируется в триггере 46 и затем переписывается в соответствующий блок 1. Результат арифметических и логических операций над масси- 45 вами данных из блоков 2 записывается в матрицу памяти,откуда он может быть. считан с целью вывода его иэ процессора. Цля этого блок 4 по сигналам управления на выходе 10 блока 3 осуществляет коммутацию считываемой из матрицы памяти информации для записи ее сначала в один блок буферной памяти, а затем в другой. Заполнение: всех регистров каждого из блоков 6 и 7 осуществляется последовательно по разрядам. Вывод информации иэ .процессора происходит через блок 5. Примером реализации регистров сдвига блоков 6 и 7 является серийно выпускаемая микросхема К155ИР13. 60

Предлагаемый процессор прост в изготовлении и имеет высокое быстродействие. В известном процессоре, выполненном на быстродействующей-серии поЭСЛ-технологии, время обращения к памяти составляет примерно 120 нс (по 40 нс для считывания или записи информации в память и для прохождения мультиплексора и перестановочной сети). В предлагаемом процессоре время

-обращения к матрице памяти в,процессоре обработки данных составляет примерно

40 нс за счет того, что информация из матрицы памяти непосредственно заносится в арифметико-логические блоки.

Загрузка Ии-разрядных слов в дан-. ный процессор осуществляется за вн тактов. Первые И тактов необходимо затратить на первоначальную загрузку регистров одного иэ блоков буферной памяти. В известном процессоре загруз. ка данных в i%I блоков памяти происходит за у тактов. Однако в каждый иэ этих тактов входит время, которое необходимо затратить на прохождение мультиплексора и перестановочной сети. Так например,, для матрицы памяти в 1024 слова по 256 разрядов в известном процессоре это время составляет

122,9 мкс, а в предлагаемом—

51,2 мкс. Таким образом с увеличением объема памяти эффективность предлагаемого устройства ввода информации в матрицу повышается.

Важным отличием данного процессора от известного является то, что 16 илн 32-разрядные слова поступают с входа процессора непосредственно в память. В известном процессоре производится предварительное формирование 256-разрядных слов с помощью внешней перестановочной сети.

Особенностью данного процессора является также то, что вертикальные сдвиги информации в двух направлениях в комбинации с записью в матрицу памяти по произвольному адресу позволяют, йроизводить сложные операции над массивами данных, такие как перестановка, сортировка, транспозиция и др.

Формула изобретения

1. Ассоциативный матричный процессор, содержащий блоки памяти, арифметико-логические блоки по числу блоков памяти, блок управления, входной н выходной блоки коммутаторов, причем выходы блоков памяти соединены с информационными входами соответствующих арифметико-логических блоков и информационными входами входного блока коммутаторов, о т л и ч а ю щ и и с я тем, что, с целью увеличения производительности, он содержит первый и второй блоки буферной памяти и две группы коммутаторов, общее число которых равно числу блоков памяти, при этом первые и вторые информационные входы блоков буферной памяти подключены соответственно к информационному

1305065

12 входу процессора и выходу входного блока, коммутаторов, первые информационные выходы первого и второго блоков бу" ферной памяти соединены соответственно с первым и вторым информационными входами выходного блока коммутаторов, выход которого подключен к информаци онному выходу процессора, вторые информационные выходы первого и второго блоков буферной памяти соединены с первыми информационными входаю коммутаторов соответственно первой и второй групп, вторые информационные входы коммутаторов подключены к информационным выходам соответствующих арифметико-логических блоков,а выходы этих коммутаторов соединены с управляющими входами соответствующих блоков памяти, первый вход и выход переноса каждого арифметико-логического блока подключены соответственно Я к второму выходу н входу переноса соседнего арнфметико-логического блока, а первый, второй, третий, четвертый, пятый, шестой и седьмой выходы блока управления соединены соответственно с 25 управляющими входами входного блока коммутаторов, первого и второго блоков буферной памяти и коммутаторов первой и второй групп, адресными входами блоков памяти и управляющими входами арифметико-логических блоков и выходного блока коммутаторов.

2. Процессор по п.l, о т л н ч а— ю шийся тем, что блок управления содержит генератор синхросигналов, регист" состояния, память управляю-щих команд, память микрокоманд, регистр управляющих команд, регистр мнкрокоманд, две группы элементов И, группу элементов ИЛИ, дешифратор и три элемента И, причем первый и вто- 4О рой выходы регистра состояния соединены соответственно с первыми входами элементов И первой группы и входом генератора синхросигналов, первые входы элементов И второй группы подклю чены к первому выходу регистра управляющих команд, второй выход которого соединен с входом памяти микрокоманд, вторые входы элементов И первой и второй групп подключены соответственно к первому и второму выходам генератора синхросигналов, третий, четвертый H пятый выходы которого соединены соответственно с управляющими входами регистра управляющих команд, регистра, микрокоманд и первыми входами первого,, второго и третьего элементов И, первые и вторые входы элементов ИЛИ группы подключены к выходам элементов И соответственно первой и второй групп, а их выходы соединены с входом памяти управляющих команд, выходы памяти микрокоманд и памяти управляющих команд подключены к информационным входам соответственно регистра микрокоманд и регистра управляющих команд, первый, второй, третий, четвертый, пятый, шестой .и седьмой выходы регистра микрокоманд соединены соответственно с первым выходом блока, вторыми входами первого и второго элементов И, четвертым выходом блока, входом дешифратора, вторым входом третьего элемента И и седьмым выходом блока, а выходы первого, второго н третьего элементов И подключены соответственно к второму, третьему и шестому выходам блока.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9479114, кл. 606F 15/00, 1975. 2, Патент США Р 3800289, кл. 340-172. 5, опублик . 1974 (прото,т ип) .

1005065

1005065

1005065

Ф/1t f

8 д+2

Ж 5 Я-Я

2Pylna (нечетная) N

tlat 5

4-ау П+ г®юю 7 (цеяиаЯ

\ 5

82 б

6 5 П.2 231

10Я

2®600 (уЕЮЕЮНаЯ) 2-0Я

2Pg11 1l 9 (ИЗНОЯ) й-2Л В-(2n - f) Е-(55И)

m-(и) в

Х-у8

Щ(/ад (НЕЧЕтиаЯ) m/ë- f гну П11 (иецевнаЯ1 т/и грулпд (юелиая) 1005065

100506 5

ivu ue»

Составитель Г. Виталиев

Редактор Л. Алексеенко Техред N.Tenep Корректор Е.Рошко .Заказ 1901/65 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретейий и открытий

113035, москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. ужгород, ул. Проектная, 4