Фазовращатель дискретного действия

Фазовращатель дискретного действия

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскии

Социалистических республик (si 3 005272 (61) Дополнительное к авт. свид-ву(22) Заявлено 27. 07. 81 (21) 3321824/18-21 с присоединением заявки Но— (23) Приоритет— (51) М. Кл.з

Н 03 Н 7/18

Государственный комитет СССР оо делам изобретений и открытий

Опубликовано 15.0333. Бюллетень М 10 (33) УД 621. 372..892(088.8) Дата опубликования описания 15.03 ° 83

Б. Н. Балясников, A. П. Коковашин, В. П. Ко в, A. М. Парфенов и Я. Б. Свердлов

Р

1 -:

1 (72) Авторы изобретения (71) Заявитель (54) ФАЗОВРАЩАТЕЛЬ ДИСКРЕТНОГО ДЕЙСТВИЯ

Изобретение относится к измерительной технике и предназначено для устройств контроля и управления радиоэлектронной аппаратуры путем изменения фазы сигнала.

Известен дискретный фазовращатель (цифровой фаэовращатель), содержащий счетчик, выходы .которого подключены к первым входам блока 10 сравнения, вторые входы которого соединены с выходами фазовращающего блока и триггер с раздельным управлением. В этом фазовращателе минимальный дискрет изменения Фазы составляет величину 360о/2", однако ,с уменьшением дискрета изменения фазы в 2" раэ во столько же раэ увеличивается.период выходного сигнала 1) .

Таким образом, увеличение периода выходного сигнала в К раз при уменьшении дискрета, изменения фазы в К раз.является недостатком указанного устройства, 25

Наиболее близким по технической сущности к предлагаемому является устройство для цифрового формирования фазового сдвига, содержащее задающий генератор, два делителя частоты, управляемый по частоте генера-, тор, фильтр низких частот, фазовый дискриминатор, два устройства сравнения кодов и два устройства установки числа, причем два входа фазового дискриминатора подключены к выходам первого н второго делителей частоты соответственно-, а его выход соединен с входом фильтра низких частот, выход которого подключен к управляющему входу управляемого по частоте генератора, а выход последнего соединен с входом второго делителя частоты, причем выходы каждого . разряда делителей частоты и выходы устройств установки числа подключены к входам устройств сравнения ко дов, вход первого делителя частоты подключен к выходу задающего генератора | 2) .

Недостатком этого устройства является увеличение периода выходного сигнала в К раз при уменьшении в К раз минимального дискрета изменения фазы.

Цель изобретения — увеличение быст родействия посредством сокращения минимального фазового сдвига без увеличения периода выходного сигнала.

Поставленная цель достигается тем, что в формирователь, содержащий

1005272 задающий генератор, соединенный с его выходом делитель частоты и фильтр низких частот, дополнительно введены формирователь кодов ступенчатого сигнала, сумматор, блок управления сумматором, блок памяти и цифроаналоговый преобразователь, при этом выходы делителя частоты соединены со входами формирователя кодов ступенчатого сигнала и входами блока управления сумматором, выходы формирователя кодов ступенчатого сигнала соединены со входами первого слагаемого сумматора, выходы блока памяти соединены со входами второго слагаемого сумматора, выход блока 15 управления сумматором соединен со входами управления сумматора, выходы сумматора соединены со входами цифроаналогового; преобразователя, а выход последнего соединен со вхо- 20 дом фильтра низких частот.

На фиг. 1 представлена структурная схема, на фиг. 2 — временные диаграммы работы устройства.

Предлагаемое Устройство содержит задающий генератор 1, делитель 2 частоты, формирователь 3 кодов сту" пенчатого сигнала, сумматор 4, блок

5 управления сумматором, блок 6 памяти, цифроаналоговый преобразователь 7 и фильтр 8 низких частот.

Выход задающего генератора 1 соединен со входом делителя 2 частоты, выходы делителя 2 частоты соединены со входами формирователя 3 кодов ступенчатого сигнала, выходы формирователя 3 кодов ступенчатого сигнала соединены со входами первого слагаемого сумматора 4, выходы делителя 2 частоты соединены со входами блока 5 управления сумматором, вы- 40 ход блока 5 управления сумматором соединен со входом управления сумматора 4, выходы блока 6 памяти соединены со входами второго слагаемого сумматора 4, выходы последнего 45 соединены со входами цифроаналогового преобразователя 7, а его выход соединен со входом фильтра 8 низких частот, выход которого является выходом сдвинутого по фазе сигнала Фазовращателя.

Предлагаемое устройство работает следующим образом.

Эадающий генератор 1 генерирует сигнал с периодом СЬ . Этот сигнал поступает на вход делителя 2 частоты. 55

Делитель 2 частоты формирует на выходах импульсные сигналы с периодом

k ñä (k - четное, положительное число), сигналы на соседних выходах делителя 2 частоты сдвинуты по фазе . 60 один относительно другого на интервал Го, как показано на фиг. 2, 1 (k-4).

Делитель частоты, может быть выполнен на замкнутсм в кольцо микросхемном регистре сдвига. Для нормальной работы в делитель 2 частоты необходимо записать в один разряд "1", в остальные — "О". Импульсные сигналы с выходов делителя 2 частоты поступают на вход формирователя 3 кодов ступенчатого сигнала, на выходах формирователя 3 кодов ступенчатого сигнала формируется параллельный

m-разрядный код ступенчатого сигна- ла. Для m=4 при поступлении на входы а, b, с, d сигналов, показанных на фиг. 2,1 на выходах формирователя 3 кодов ступенчатого сигнала ал, Ь„, с,., d< формируется последовательность кодов:

0000, 0100, 1000; 0100, ° (О) (4) (8) (4) Параллельный код ступенчатого сигнала с выходов формирователя 3 кодов ступенчатого сигнала поступает на входы первого слагаемого сумматора 4. Блок памяти хранит и положительных чисел, при этом каждое последующее число больше предыдущего на некоторую положительную реличину да.1 (.i 1, 2, ... и), а и-е число равно величине ступени сигнала, код которого поступает с выходов формирователя 3 кодов ступенчатого сигнала. Блок 6 памяти содержит регистр адреса числа, положение "1" в котором определяет код числа на выходе устройства 6 памяти. Для удобства дальнейшего рассмотрения допустим, что блок памяти хранит 5 чисел: О, 1, 2, 3, 4 (000, 001, 010, 011, 1ОО).

При поступлении. импульсов на вход продвижения 5 — разрядного регистра сдвига на выходах блока памяти Й, f, д последовательно появляются коды указанных выше пяти чисел.. Смена кодов числа на выходе блока 6 памяти может производиться как синхронно со входным сигналом, так и асинхронно. Коды чисел с выходов блока 6 памяти поступают на входы второго слагаемого сумматора 4. Сумматор может либо складывать два числа, коды которых поступают на входы первого (ал» Ьл э еле л) и второго (2 fв,9) слагаемых, либо вычитать из числа, код которого поступает на входы первого слагаемого (ал, Ь<, с„, d<), число, код которого поступает на входы второго слагаемого (E,, д).

Выбор режима работы сумматора (.сложение или вычитание) определяется сигналами, поступающими с блока

5 управления сумматором.

Блок 5 управления сумматором работает в двух режимах А и 6. В обоих режимах устройство блок 5 выдает команду "+" (сложить) при поступлении с делителя 2 частоты сигнала, которому соответствует минимальная

1005272 величина ступени ступенчатого сигнала.

В обоих режимах блок 5 управления выдает команду "-" ("вычесть") при поступлении с делителя 2 частоты сиг- 5 нала, которому соответствует максимальная величина ступени.

В режиме А блок управления 5 выдает команду "+" на возрастающем участке ступенчатого сигнала и команду "-" — на убывающем участке ступен- 0 натого сигнала.

В режиме "В" блок 5 управления выдает команду "-". на возрастающем участке ступенчатого сигнала и ко- 15 манду "+" - на убывающем участке ступенчатого сигнала.

В данном случае предполагается, что блок управления сумматором получает сигнал от делителя частоты, 20 выполненного в виде 4-разрядного регистра сдвига, замкнутого в кольцо.

В рассматриваемом варианте при последовательном поступлении "1" на входы а, Ь, c, d (фиг. 2.1) блок 25

5 управления сумматором выдает на сумматор в режиме А последовательность команд: "+", "+", а в режиме "В": "+" "-" "-" "+"

Команда "+" соответствует "1" на выходе h, команда "-" соответствует

".О" на выходе h.

Режим А или В определяется положением триггера. Установка режима

А производится подачей "О" на вход

А, режима  — подачей "О" на вход В.

Если от блока 6 памяти на вход второго слагаемого сумматора 4 поступает код числа О (ООО), то независимо от режима (А или В) имеет 40 место нулевой фазовый сдвиг сигнала на выходе устройства относительно входного сигнала. Если от блока памяти на вход второго слагаемого сумматора 4 поступает любое из чисел, 45 хранящихся. в памяти, кроме нуля, то режим А соответствует сдвигу выходг а(е- ) жЫ вЂ” — co% Ь" с05- -

- « ("- T . (db . ше „а ео та,;фф,,з,„—

РЮ вЂ” +МИ «2 4 2 )+ . " 2) 2 быть выполнены со сколь угодно высо55 кой точностью, практически ограничивает минимальный дискрет фазы только точность цифроаналогового преобразователя 8 (ПАП).

Как показывает расчет по формуле

60 (1) при k = 10 и ьа ta = 0,001 (что соответствует приблизительно 1ЩП, содержащему 10 двоичных разрядов и обеспечивающему, следовательно, 1024 ступени) величина минимального дис65 .крета фазы составляет 0,0028 рад.

Анализируя выражение (1), легко видет ь, чт о

b О-.О при а а-" О

Таким образом, уменьшая величину аа, можно получить сколь угодно малый. фазовый сдвиг д О, не увеличивая

-период входного сигнала.

Поскольку, при достаточно высоком быстродействии цифровых устройств, цифровые операции для заданной частоты задающего генератора .1, могут ного сигнала влево по оси времени, режим  — сдвигу вправо.

Рассмотрим, например, случай при

k=4, 6d;= 1. С выхода сумматора 4 параллельный код поступает на преобразователь 7 код-напряжение, на выходе которого имеют место сигналы, показанные на следующих фигурах: фиг. 2,2 — в случае нуля (код 000) на выходах (Й, f, g) второго слагаемого сумматора 4; фиг. 2,3 - в случае чисел не равных нулю на входе второго слагаемого сумматора 4 и режима А (пунктир соответствует случаю, изображенному на фиг. 2.2), фиг. 2,4в случае чисел не равных нулю на входе второго слагаемого сумматора

4 и режима В (пунктир соответствует случаю, изображенному на фиг. 2.2).

Ступенчатое напряжение с цифроаналогового преобразователя 7 поступает на фильтр 8 низких частот, который имеет амплитудно-частотную характеристику, обеспечивающУю пропускание на выход фильтра 8 низких частот только 1-ой гармоники ступенчатого сигнала. При этом ступенчатому сигналу, показанному на фиг. 2,2, соответствует синусоидальный сигнал (1-я гармоника), показанный на фиг.

2.5, а ступенчатым сигналом, показанным на фигурах 2,3 и 2,4 синусоидальные сигналы (1-е гармоники), показанные соответственно на Фигурах

2.6 и 2.7 сплошными линиями, сдвинутые по фазе соответственно влево и вправо по оси времени относительно синусоидального сигнала, показанного

:на фигуре .2,5 сплошной линией и на .фиг. 2,6 и 2.7 пунктирными линиями.

В общем случае, разлагая в ряд Фурье ступенчатые сигналы соответственно сплошной и пунктирной линиями, и рассматривая первые гармоники этих ступенчатых сигналов, можно показать, что фазовый сдвиг между первыми гармониками, каждой из которых соответствует ступенчатый сигнал, определяется выражением

1005272.(М. 0,15©) или 4,5 нс на частоте сигнала на выходе фазовращателя

100 кГц, Предлагаемое устройство сокращает минимальный фазовый сдвиг без увеличения периода. выходного сигнала.

Формула изобретения

Фазовращатель дискретного дей- ® ствия, содержащий задающий генератор, соединенный с его выходом делитель частоты и фильтр низких частот, отличающийся тем, что, с целью увеличения быстродействия 15 посредством сокращения минимального фазового сдвига без увеличения периода выходного сигнала, в него дополнителвно введены формирователь кодов ступенчатого сигнала, сумматор, блок 2р управления сумматором, блок памяти и цифроаналоговый преобразователь, при этом выходы делит&JIA частоты соединены с входами формирователя кодов ступенчатого сигнала н входами блока управления сумматором, выходы формирователя кодов ступенчатого сигнала соединены с входами первого слагаемого сумматора, выходы блока па мяти соединены с входами второго слагаемого сумматора, выход блока управления сумматором соединен с входом управления сумматора, выходы сумматора соединены с входами цифроаналогового преобразователя, а выход пожеднего соединен с входом фильтра низких частот.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 748840, кл. Н 03 К 5/153, 1979.

2. Авторское свидетельство СССР .

Р 457937 кл. G 01 R 25/00, 19б7.

1005272

2.2

2.6

2.6

2,7

Составитель В. йФанасьев

Редактор A. Долинич Техред К.Мыцьо Корректор С. Шекмар

Заказ 1923/75 Тираж 934 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий . 113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул, Проектная, 4