Устройство декодирования сверточного кода

Устройство декодирования сверточного кода

Иллюстрации

Показать все

Реферат

 

олесник, А. Г. Парр, С.АтСопов, В;ф::4 ритвин, Ю.С. Антонов и Б.Д. К щфшо4 :Ву- :, ":,:;,, „.,У/

/ изобретения (7I ) Заявитель (54) УСТРОЙСТВО ДЕКОДИРОВАНИЯ СВЕРТОЧНОГО

КОДА

Изобретение относится к передаче данных и может быть использовано для.

i повышения достоверности передачи ин- формации по радиоканалу.

Известно устройство декодирования сверточного кода по алгоритму Витер- 5 би, которое содержит блок вычисления метрик ветвей, и параллельных каналов обработки, каждый из которых состоит из двух сумматоров, первые входы ко= торых через блок инвертирования. и ком- о мутатор соединены с выходом блока вычисления метрик ветвей, а вторые - с выходами соответствующих блоков памяти метрик ветвей, а выходы через блок сравнения подключены к коммутатору метрик ветвей, выход которого подподключен ко входу адресного двухтактного коммутатора, управляемого блоком промежуточной памяти, и выходы адрес20 ного двухтактного коммутатора подключены ко входам блока памяти решения и входам соответствующих блоков памяти метрик ветвей, дополнительные вы2 ходы которых через элементы ИЛИ соединены со входами блока нормированного порога; выход блока памяти решения через дополнительный сумматор подключен к компаратору (! ).

Недостатком его является практи" ческая невозможность реализации схемы при больших значения кодовых ограничений Ж используемых кодов (уже при 1С ) 5).

Наиболее близким по технической сущности и достигаемому эффекту к предлагаемому является устройство декодирования сверточного кода, содержащее блок вычисления метрик ветвей и и параллельных каналов обработки, каждый из которых содержит регистры памяти, сумматоры, блок сравнения, коммутатор метрик ветвей, в также блок памяти решений и компаратор, выход блока вычисления метрик ветвей непосредственно подключен ко входам младших разрядов сумматоров п каналов обработки, к входам объеди3 100532 ненных старших разрядов которых под-. ключен выход блока нормированного порога, вход которого через элемент ИЛИ подключен к дополнительным выходам регистров памяти, при этом первые выходы коммутаторов метрик ветвей и каналов обработки подключены ко входам записи соответствующих регистров памяти, а вторые выходы коммутаторов метрик ветвей через блок памяти реше- 1о ний подключены к входу компаратора

Устройство предлагает параллельную обработку узлов решетчатой диаграммы, что позволяет обеспечить большую (еди-1 ницы Ибо,о ) информационную скорость в канале (21.

Недостатком данного устройства являются большие аппаратурные затраты при к ) 5 из-за наличия п = 2" параллельных каналов обработки и регистровой организации блоков памяти.

6 большом классе систем передачи данных необходимо ббеспечить высокие вероятностные характеристики передаваемых сообщений (т.е. необходимо использование сверточных кодов с большим значением кодового ограничения к ) при требуемой информационной скорости в каналах единицы, десятки К

30 од что обеспечивает предлзгаемое устройства.

Цель изобретения - упрощение устройства.

3S

Для достижения указанной цели в устройство для декодирования сверточного кода, содержащее блок вычисления метрик ветвей, компаратор, блок нормированного порога, первый элемент ИЛИ и два параллельных канала обработки, состоящий каждый из двух сумматоров, выходы которых подключены ко входам блока сравнения, а входы младших разрядов - к выходам блока вычисления метрик ветвей, коммутатора метрик ветвей, к управляющему входу которого подключен выход блока сравнения, введены блок памяти метрик, блок памяти путей, два коммута$0 тора путей, второй элемент ИЛИ, счетчик адресов считывания, счетчик адресов записи и два кодера, а в каждый канал обработки - блок вычитания, при этом выходы блоков вычитания через первый элемент ИЛИ соединены со входом блока нормированного порога, подсоединенного выходом ко вторым входам блоков вычитания, первые входы

2 4 которых подключены к выходам соответствующих коммутаторов метрик ветвей, выход первого элемента ИЛИ подключен к входу блока памяти метрик, один выход которого соединен со вторыми входами сумматоров первого канала обработки,другой - со вторыми входами сумма. торов второго канала обработки, выходы счетчика адресов считывания через кодеры соединены со входами блока вычисления метрик ветвей, второй выход счетчика адресов считывания и выход счетчика адресов записи подключены к соответствующим адресным входам блока памяти метрик и блока памяти путей, выходы блока памяти путей через коммутаторы путей подключены к входам компаратора, выходы блоков сравнения через второй элемент ИЛИ соединен с управляющими входами коммутаторов путей.

В указанном коммутаторе блоки памяти метрик и путей имеют адресную органиэацию, выполнены на регистрах параллельного типа.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 - иллюстрация кодовой решетки к доказательству положения о соответствии двух узлов одного яруса двум узлам на следующем ярусе.

Устройство (фиг. 1) содержит блок вычисления метрик ветвей 1, два канала обработки, каждый из которых содержит сумматоры 2-1, 2-2 и 2-3, 2-4 соответвенно, входы которых соединены с выходами блока вычисления метрик ветвей 1, блок сравнения 3-1 в первом канале и 3-2 - во втором, входы которого подключены к выходам сумматоров 2-1, 2-2 и 2-3, 2-4, коммутатор 4-1 и 4-2 метрик ветвей, входы которого подклочены к выходу соответствующего блока сравнения 3-1, 3-2, блок вычитания 5-1, 5-2, входы которого подключены к выходам коммутатора метрик ветвей, а выходы через первый элемент ИЛИ 6 подключены ко входам блока нормированного порога 7, выходы которого подключены ко вторым входам блока вычитания 5, и входам блока памяти метрик 8, выходы которого подключены ко вторым входам сумматоров 2-1 - 2-4 каналов обработки, а также блок памяти путей 9, выходы которого через коммутаторы путей 10-1 - 10-2, управляющие входы которых подсоединены через второй элемент ИЛИ 11 к выходам бло5 . 10053 ков сравнения 3-1 - 3-2 обоих каналов обработки, подключены к компаратору 12, выход которого является выходом устройства,а также кодеры 13-1

13-2, подключенные к входам блока . вычисления метрик ветвей 1, счетчики адресов считывания 14 и адресов записи 15, подключенные к адресным входам блоков памяти метрик 8 и памяти путей 9, 1О

Устройство работает следующим образом, На входы блока вычисления метрик ветвей 1, являющимися входами устройства, поступают с кввнтователя триадами девять или шесть символов, соответственно для скоростей кода 1/3 и 1/2. На вторые входы блока поступают двоичные триады с кодеров 13-1

13-2, представляющие собой значения ветвей решетчатых диаграмм, задаваемые счетчиком адресов считывания 14, На выходах блока вычисления метрик получаются значения приращений метрик, определяемые степенью корреляции принятой кодовой ветви с каждой из ветвей, соответствующей на решетчатой диаграмме поступлению нулевого информационного символа. На других выхода блока вычисления метрик

36 значения приращений метрик, соответствующие поступлению единичного информационного символа. Выходы блока вычисления метрик ветвей подключены к входам сумматора 2-1 — 2-4, вторые входы которых подключены к выходам 35 блока памяти метрик 8. Количество каналов обработки равно двум. Это число выбрано потому, что каждым двум рядом расположенным узлам в ярусе соответствует строго определенная пара узлов на следующем ярусе,. что справедливо для двоичных св. кодов со скоростями 1/d; где d = 1,2,3,... (см. фиг. 2).

Номер каждого узла в двоичном виде равен состоянию кодера, т.е. информации, находящейся в регистре кодера. Номера узлов возрастают сверху вниз, поэтому в последних разрядах номеров будет чередование 0 и 1. Рас50 смотрим первый узел. При скорости 1/Д в кодер поступает один бит информации, причем находящаяся в кодере информация сдвигается вправо и последний разряд пропадает. Поэтому кодер может перейти в одно из двух состояний: OXXXX или 1ХХХХ (при поступлении "0" и "lн соответственно ). Рас22 б смотрим второй узел. Аналогично поступление одного бита информации может привести к одному из двух состояний: OXXXX или 1ХХХХ. Следовательно паре узлов соответствует пара узлов на следующем ярусе. На следующем ярусе рассуждения повторяются, Обработка узлов в паре и вычисление превращений метрик ветвей, соединяющих эти пары, производится параллельно.

Результаты сложения с выходов сумматоров 2-1 — 2-4 подаются на входы блока сравнения 3-1 и 3-2 и дальше на коммутаторы метрик ветвей 4-1 и 4-2, где осуществляется конкуренция двух метрик. "Выжившие" метрики нормируются в блоке вычитания 5-1 и 5-2 путем уменьшения ее значения с целью избежания переполнения ячеек блока памя ти метрик 8.

Выходы блока вычитания 5-1 и 5-2 подключены через первый элемент ИЛИ 6 ко входу блока памяти метрик 8.

Блок памяти метрик 8 разделен на две части, одна из которых служит для хранения и считывания информации, вторая — для записи и хранения. При каждом шаге декодирования обе части обмениваются своими функциями. В свою очередь, каждая часть памяти разделена на две половины дпя осуществления параллельного доступа к двум ячейкам памяти, хранящим значения метрик. Аналогично организована и память для хранения путей — блок памяти путей 9. Отличие состоит только. в разрядности запоминаемых величин.

Все блоки памяти имеют адресную организацию, кроме того, запоминаемая Й разрядная величина хранится в г1 микросхемах по одному разряду в каждой. Разрядность путей, хранимых в памяти устройства, определяется величиной А.к, называемой глубиной проникновения в кодовую решетку, где

А принимает целые значения в интервале 1-6, а количество разрядов в хранимых метриках не превышает В, которое для к < 10 не превышает 10.

Поэтому, при предлагаемой организации памяти количество микросхем пропорционально величине кодового ограмичения À.ê + В при условии, что объем памяти микросхем не превышает количества запоминаемых путей, в то время как использование принципа организации памяти, при котором запо" минаемая Й разрядная величина хранится в одной микросхеме (регистре), ко7 10053 личество микросхем пропорционально количеству хранимых величин 2 1

Таким образом, количество микросхем при данной организации памяти уменьшается в 2 /А.к. + В раз.

На адресные входы блоков памяти метрик 8 и памяти путей 9 поступают адреса считывания и записи соответственно с выходом счетчика адресов считывания 14 и адресов записи 15. to

Конкуренция путей осуществляется на коммутаторах путей 10-1 и 10-2, входы которых подключены соответственно к выходам блока памяти путей 9

1 а управляющие входы подключены ко 15 второму элементу ИЛИ 11, входы которого подключены к выходам блоков сравнения 3-1 и 3-2 первого и второго каналов обработки.

Старшие разряды проконкурировавших >о путей с коммутаторов путей 10-1 и 10-2 поступают на вход компаратора 12, играющего роль решающего блока. Выход компаратора 12 является выходом устройства.

Предлагаемое устройство по сравнению с ранее известным позволяет уменьшить количество корпусов микросхем приблизительно в 2 "/к раз. Это достигается тем, что устройство имеет лишь два канала обработки при любом значении кодового ограничения используемых кодов, а также блоки памяти метрик и путей, имеющих адресную организацию, которая позволяет значительно снизить аппаратурный объем памяти уст- 55 ройства. Указанные технические решения дают тем больший выигрыш в упрощении устройства по сравнению с прототипом, чем больше значение кодового ограничения используемых кодов. 40

Практически устройство рассчитано на использование св. кодов с кодовым ограничением в диапазоне от 6 до 15.

22 8 работки, состоящий каждый из двух сумматоров, выходы которых подключены к входам блока сравнения, а входы младших разрядов - к выходам блока вычисления метрик ветвей, коммутатора метрик ветвей, к управляющему входу которого подключен выход блока сравнения, о т л и ч а ю щ е е с я тем, что, с целью упрощения, в него введены блок памяти метрик, блок памяти путей, два коммутатора путей, второй элеэлемент ИЛИ, счетчик адресов считывания, счетчик адресов записи и два кодера, а в каждый канал обработки блок вычитания, при этом выходы блоков вычитания через первый элемент ИЛИ соединены с входом блока нормированного порога, подсоединенного выходом к вторым входам блоков вычитания, первые входы которых подключены к выходам соответствующих коммутаторов метрик ветвей, выход первого элемента ИЛИ подключен к входу блока памяти метрик, один выход которого соединен с вторыми входами сумматоров первого канала обработки, другой - с вторыми входами сумматоров второго канала обработки, выходы счетчика адресов считывания через кодеры соединены с входами блока вычисления метрик ветвей, .второй выход счетчика адресов считывания и выход счетчика адресов записи подключены к соответствующим адресным входам блока памяти метрик и блока памяти путей, выходы блока памяти путей через коммутаторы путей подключены к входам компаратора, выходы блоков сравнения через второй элемент ИЛИ соединены с управляющими входами коммутаторов путей.

2. Устройство rio и. 1, о т л и ч а ю щ е е с я тем, что блоки памяти метрик и путей выполнены на регистрах параллельного типа, Формула изобретения

1. Устройство декодирования сверточного кода, содержащее блок вычисления метрик ветвей, крмпаратор, блок5О нормированного порога, первый элемент ИЛИ и два параллельных канала обИсточники инФормации, принятые во внимание при экспертизе

l. Авторское свидетельство СССР

М 510803, кл. Н 04 L 17/30;

Н 04 L 1/10, 05.07.73.

2. Авторское свидетельство СССР и 675616, кл. Н 04 L, 17/30, Н 04 L 1/10, 26.10.77 (прототип).

1005322

1005322

ХХХХ

ХХХХ

Я/Дф

Составитель И. Радько

Редактор А. Долинич Техреду И.Контура Корректор Ю. Макаренко

Заказ 1927/78 Тираж 675 Подписное.

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1130Ц Москва, Ж-3 Раушскал наб. g. 4/g

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4