Преобразователь двоичного кода в код с весовыми коэффициентами 1 и -1 и обратно

Преобразователь двоичного кода в код с весовыми коэффициентами 1 и -1 и обратно

Иллюстрации

Показать все

Реферат

 

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В КОД С ВЕССВЫМИ КОЭФФИЦИЕНТАМИ 1 И -1 И ОБРАТНО, содержащий блок определения знака, триггер знака, группу полусумматоров и выходной мультиплексор, выход которого выходом мантиссы преобразователя , управляклдий вход которого соединен с управляющим входом выходного мультиплексора,- информационные входы которого соединены с выходами rfqrnnbi . Полусумматоров, выход определения знака является выходом знака преобразователя , вход знака которого соединен со входом триггера знака, отличающийся тем, что, с целью повышения быстродействия и упрошения преобра- . зователя в него введены вычитаюшвй счетчик, первый и второй элементы ИЛИНЕ и управляющий мультиплексор, а ок определения знака содержит элемент ИЛИИЛИ-НЕ и мультиплексор знака, первый информационный вход которого соединен с выходом первого элемента ИЛИ-НЕ и первым входом управляющего мультиплексора , второй информационный вход которого соединен с выходом триггера знака и первым входом первого элемента ИЛИНЕ , второй вход котсфого соединен с выходом старшего разр1яда вычитающего счетчика и первым входом второго элемента ИЛИ-НЕ, второй вход которого соединен с инверсным выходом элемента ИЛИ-ИЛИ-НЁ, прямой выход которого соединен с вторым информационным входом мультиплексора знака, входы элемента ИЛИ-ИЛИ-НЕ соединены с выходами вычи тающего счетчика и с информационными В входами, полусумматоров группь, управ- 1якя1ше входь которых соединены с выходом управляющего мультиплексора, управлякший вход соединен с управляющим входом преобразователя, с управляющим входом мультиплексора знака и с третьим входом второго элемента ИЛИ- о НЕ, выход которого соединен со счетным входом тзычитающего счетчика, янформа- , ционные входы которого являются входами мантиссы преобразователя, управляющий вход которого соединен с управляющим входом мультиплексора знака.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН,t

Л

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3297099/18-24 (22) 08.06.81 (46) 23.03.83. Бкк. N. 11 (72) В. В. Балюк, Р. Выжиковски (ПЦР) и Ю. С. Каневский (71) Киевский ордена Ленина политехнйческий институт им. 50-летия Великой

Октябрьской социалистической революции (53 ) 681.32 5 (088.8 ) (56) 1. Патент Великобритании

No 1513102, кл. G 4А. опублик. 1976.

2. Мс.СРеНап 3.H.Herd are еайхс Иоп of а Рег пе1 ИотфегТгапзЕогп аОов ЗЕБР Trans Adust

Speech aodSi naL Pwcesstny, JUOe, 197B,AS5P — 24, с. 216-225 (прототип). (54 ) (57 ) ПРЕОБРАЗОВАТЕЛ Ь ДВОИЧ, НОГО KOllA В КОД С ВЕСОВЫМИ КОЭФФИЦИЕНТАМИ 1 И -1 И ОБРАТНО, содержаший блок определения знака, триггер знака, группу полусумматоров и выходной мультиплексор, выход которого явпФется выходом мантиссы цреобразователя, управляюший вход которого соединен с управлянлцим входом выходного мультиплексора; информационные входы которого соединены с выходами группы полусумматоров, выход блока определе ния знака является выходом знака преобразователя, вход знака которого соединен со входом триггера знака, о т л и ч аю ш и и с я тем, что, с целью повьппения быстродействия и упрошения преобра-, „„SU„„1007097 А

Ф зователя в него введены вычитаюший счетчик, первый и второй элементы ИЛИНЕ и управляюший мультиплексор, а блок определения знака содержит элемент ИЛИИЛИ-НЕ и мультиплексор знака, первый информационный вход которого соединен с выходом первого элемента ИЛИ HE u первым входом управлявшего мультиплексора, второй информационный вход .которого соединен с выходом триггера знака и первым входом первого элемента ИЛИНЕ, второй вход которого соединен.с выходом старшего разряда вычитаюшегсю счетчика и первым входом второго элемента ИЛИ-НЕ, второй вход которого соединен с инверсным выходом элемента Я

ИЛИ-ИЛИ-НЕ, прямой выход которого соединен с вторым информационным входом мультиплексора знака, Bxollbl элемента

ИЛИ-ИЛИ HE соединены с выходами вычнтаюшего счетчика и с информационными

О входами < полусумматоров группы, управ-ляюшие входы которых соединены с выхо- М, дом управлякщего мультиплексора, управ- (. ляюший вход которого соединен с управляюшим входом преобразователя, с управляющим входом мультиплексора знака и с. р третьим входом второго элемента ИЛИНЕ, выход которого соединен со счетным входом вычитаюшего счетчика, информа-,. ционные входы которого являются входами мантиссы преобразователя, управляюший вход которого соединен с управляюшим входом мультиплексора знака.

1007 использовано при построении специализированных вычислительных устройств.

Известен преобразователь двоичных чисел в код числа IIo модулю М, содэржаший регистр, постоянное запоминаюшее устройство, двоичный сумматор, мультиплексор и два сумматора по модулю М, каждый из которых состоит из трех дво- 16 ичных сумма торов и мультиплексора 1 .

Недостаток известного преобразователя состоит в низком быстродействии и большом объеме аппаратуры.

Наиболее близким по технической суш-15 ности к предлагаемому является преобразователь двоичного кода в код с весовыми коэффициентами 1 и -1 и обратно, содержащий логический блок, триггер зна- . ка, группу полусумматоров и выходной мультиплексор 12 J.

Недостаток данного преобразователя состоит в низком быстродействии, связанном с необходимостью выполнения .четырех операций (сдвиг, сравнение с нулем, передача на сумматор одного из трех чисел, сложение), а также в относительно большом объеме аппаратуры.

Целью изобретения является увеличение быстродействия и упрошение преобра- >О зователя, Поставленная цель достигается тем, что в преобразователь двоичного кода в код с весовыми коэффициентами 1 и -1 и обратно, содержаший блок определения знака, триггер знака, группу полусумма35 торов и выходной мультиплексор, выход которого является выходом мантиссы преобразователя, управляющий вход которого соединен с управляющим входом выходно46

ro мультиплексора, информационные входы которого соединены с выходами группы полусумматоров, выход блока определения знака является выходом знака преобразователя, вход знака которого соединен с входом триггера знака, введены вы45 вычитаюший счетЧик, первый и второй элементы ИЛИ-НЕ и управляющий мультиплексор, а блок определения знака содержит элемент ИЛИ-ИЛИ-НЕ и мультиплексор,знака, первый информационный вход которого соединен с выходом первого элемента ИЛИ-НЕ и первым входом управляюшего мультиплексора, второй информационный вход которого соединен с выходом триггера знака и первым входом первого элемента WIN-НЕ, второй вход которого соединен с выходом старmего разряда вычитаюшего счетчика и

2. Если число A является четным и. положительным, т.е. Oо= О, ol, =0, то

Изобретение относится к автоматике и вычислительной технике и может быть

097 2 первым входом второго элемента ИЛИНЕ, второй вход которого соединен с инверсным выходом элемента ИЛИ-ИЛИ-НЕ, прямоф выход которого соединен с вторым информационным входом мультиплексора знака, входы элемента ИЛИ-ИЛИ-НЕ соединены с выходами вычитаюшего счетчика и с информационными входами полусумматоров группы, управляюшие входы которых соединены с выходом управляюmего мультиплексора, управляюший вход которого соединен с управляюшим входом преобразователя, с управляюшим входом мультийлексора знака и с третьим входом второго элемента ИЛИ-НЕ, выход которого соединен со счетным входом вычитаюшего счетчика, информационйые вхоГды которого являются входами мантиссы преобразователя, управляюший вход кото- рого соединен с управляюшим входом мультиплексора знака.

На чертеже представлена блок-схема предлагаемого преобразова теля.

Преобразователь содержит блок 1 определения знака, элемент ИЛИ-НЕ 2, вычитаюший счетчик 3, элемент ИЛИ-НЕ 4, триггер 5 знака, управляюший мультиплексор 6, группу полусумматоров 7, выходной мультиплексор 8.

B состав определения знака блока- 1 входят элемент ИЛИ-ИЛИ-НЕ 9 и мультиплекстор 10 знака.

Предлагаемый преобразователь осушествляет преобразование Ф1 -разрядного числа со знаком, представленного в си-стеме счисления с цифрами О и 1 в прямом коде

А=(,а а С5 ...а

ЗН g-1 II-g--- о), tl в его представление по модулю И=2+ 1 в системе счисления с цифрами - 1 и 1. (3H > Ü-1 Р-Q " ä)

При выполнении прямого преобразования возможны следующие случаи.

1. Если число А является нечетным и положительным, т.е. otp — — 1, с 5 = О, то ц A+(2"- )-м 4 „ь =о (г

2 3H

3 1007097

3. Если число A является нечетным и отрицательным, т.е.оп= 1, сй =-1, то

А+2"- 1

2 в Ъ -0 (Э) е> = 1, то

4. Если а = О, 0 те с о.;1 0 в-2 0 1 .", d+=-0, то, не преобразуя мантиссы, принимается ЗИ=O.

М

Примеры использования выражений (1), (2), (3), (4) для выполнения прямого преобразования (при условии, что в системе счисления с цифрами -1 и 1 цифра 1 кодируется как 1, а цифра (-1) — как О) 2Ф приведены ниже.

1. А = 0,1001 (9)

1100 циклический сдвиг вправо

В = 0,1 100 (9) 25

2. А: = 0,1 100 (12)

0110 циклический сдвиг вправо

- 1 вычитание единицы

0101

В = 0,0101 (-5И12фткиЯ(2 +1)

Ч

3. А = 1,1001 (-9)

1100 (циклический сдвиг вправо

0011 поразрядная инверсия З

В = 0,0011 (-9)

4. А = 1,1100 (-12)

0110 циклический сдвиг вправо — 1 .вычитание единицы

0101

1010 поразрядная инверсия

В = 0,1010 (5=(-12)той (2 +1)

При выполнении обратного преобразования возможны следующие случаи.

1. Если В >О, т.е. в 4 1, то

A = RB$2. -1)Р „= 0 (5) (6) Я=2Ь, с зн =" в38 1 преобразуя мантиссы, принимается а =О. И

Примеры использования выражений (5), (6) для выполнения обратного пре образования приведены ниже.

2. Если В (О, т.е. в «. О, то

1. В = 0,1110 (13)

1101 циклический сдвиг вле, зо

А = 0,1101 (13)

2. В = 0,0001 (-13)

0010 циклический сдвиг . влево

1101 поразрядная инверсия

А = 1,1 101 (-13) ф Предлагаемый преобразователь работает следующим образом.

В исходном состоянии триггер 5 знака и вычитаюший счетчик 3 обнулены.

По сигналу пуска в триггер 5. знака и вычитаюший счетчик 3 записываются соответственно знак и циклически сдвинутая на один разряд вправо мантисса преобразуемого числа. Одновременно с сигналом пуска на управлякнций вход преобраэова- + теля поступает сигнал, определяющий вид преобразования.

При выполнении прямого цреобразования преобразователь работает следующим образом.

Ilocae того, как знак и мантисса. преобразуемого числа эафиксируются соответственно в триггере 5 знака и вычитающем счетчике 3, на втором выходе элемента ИЛИ ИЛИ-HE 9 в случае, когда преобразуемое число отлично от нуля, образуется признак неравенства преобразуемого числа нулю, которое при условии что старший (с номером h ) разряд вычитающего счетчика нулевой, разрешает формирование элементом ИЛИ-НЕ 2 сигнала вычитания единицы, под действием которого из содержимого вычитаюшего счетчика 3 вычитается единица. Во время вычитании единипы управляющий мультиплексор 6 передает знак преобразуемого числа на управпяюший вход группы 7 полусумматоров, формируя таким образом при условии, что преобразуемое число отрицательное (в триггере знака зафиксирована единица), сигнал выдачи обратного кода. Под действием этого сигнала полусумматоры группы 7 осуществляют поразрядную инверсию кода, поступающего иэ вычитающего счетчика 3. Если сигнал

56 выдачи обратного кода не образовался, то происходит выдача прямого.. кода иэ вычитающего счетчика 3. В результате на выходе группы 7 попусумматоров формируется мантисса преобразованного числа, поступающая на информационный вход выходного мультиплексора 8, который передает ее беэ изменений на второй вы- ход преобразователя. На первом выходе преобразователя формируется знак преоб5 1007 разованного числа, который равен отрицанию признака неравенства преобразуемого числа нулю.

: При выполнении обратного преобразо- вания преобразователь работает следующим образом, После того как знак и мантисса преобразуемого числа зафиксируются соотвез» ственно в триггере 5 знака и вычитающем счетчике 3, при условии> что раз- и ряд вычитаюшего счетчика 3 с номером (n-1) нулевой и преобразуемое число отлично от нуля (в триггере знака 5 зафиксирован нуль), на выходе элемента

ИЛИ-НЕ 4 образуется признак обратного кода, поступающий на второй информа-" ционный вход управляющего мультиплексора 6, который передает его на управляющий вход полусумматоров группы 7, фор-. мируя таким образом сигнал выдачи об- щ ратного кода. Под действием этого сигнала полусумматоры 7 осуществляют поразрядную инверсию кода, поступающего с выхода вычитаюшего счетчика 3. Если сигнал выдачи обратного кода не абра- у зовался,то происходит выдача прямого кода из вычитаюлего счетчика 3. Йалее с выходов полусумматоров группы 7 код мантиссы числа поступает на информационный вход выходного мультиплексора 8, щ где посредством соответствующей коммутации циклически сдвигается на два разряда влево, Выходной мультиплексор 8 передает сдвинутый код мантиссы на второй выход преобразователя, формируя таким образом мантиссу преобразованного числа. Знак преобразованного числа, совпадающий с признаком обратного кода, формируется на выходе знака преобраэова теля.

Время Т1 за которое осуществляется преобразование преобразователем (2 3 опредщяется выраже ни ем

Т = +t + В++ +1+ + пк сд вс к с, вк в

097 4 где Гпк» время приема кода на регистр;

1с ; время сдвига, ъс и - соответственно задержка, вносимая входной комбинационной схемой и коммутатором со схемой управления;

1 — время суммирования;

1 „и 4g - соответственно задержка, вносимая узлом выдачи прямого и обратного кода и выходным мультиплексором.

Введение вычитаюшего счетчика первого и второго элементов ИЛИ-НЕи управляющего мультиплексора позволяет уменьшить время Т.1 до величины

2 пк сч+ ьк+ р где т, „- время, необходимое для вычитания единицы в вычитаюшем счетчике (который с целью повышения быстродействия следут строить как счетчик с ускоренным переносом ) .

Это обусловлено тем, что вместо четырех операций, выполняемых преобразователем (2 ), в предлагаемом преобразователе выполняются только две операции, совмещенные по времени - вычитание единицы и формирование признака равенства преобразуемого числа нулю, Кроме того, предложенная структура преобразователя позволяет сократить объем оборудования по сравнению с преобразователем

f2/ так K&K в нем предусмотрен ll -разрядный комбинационный сумматор, коммутатор со схемой управления и П -разрядный сдвиговый .регистр.

Выигрыш в быстродействии в зависимости от используемой элементной базы лежит в пределах (1,7-3) раза при уменьшении объема аппаратуры в 1,2 раза.

10070сФ7

Составитель М. Аршавский

Редактор Т. Кугрышева Техред С. Мигунова Корректор 10. Макаренко

Заказ 2140/72 . Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4