Реконфигурируемое устройство с программным управлением

Реконфигурируемое устройство с программным управлением

Иллюстрации

Показать все

Реферат

 

1. РЕКОНФИГУРИРУЕМрЕ УСТРОЙСТВО С ПРОГРАММНЫМ УПРАВЛЕНИЕМ, содержащее первый и второй блоки памяти , первый и второй регистры адреса, первый и второй коммутаторы, первый и второй элементы И, первый и второй триггеры управления, группу элементов ИЛИ, причем нулевой выход первого триггера управления соединен с первым управляющим входом первого коммутатора , группа выходов которого соединена с первой группой информационных входов первого регистра адреса, первый выход первого регистра адреса соединен с группой адресных входов первого блока памяти, нулевой выход второго триггера управления соединен с первым управляющим входом второго коммутатора, группа выходов которого соединена с первой группой информационных входов второго регистра адреса, первый выход второго регистра адреса соединен с группой адресных входов второго блока памяти, группы информационных выходов первого и второго блоков памяти соединены с соответствующим входом соответствующего элемента ИЛИ группы, выходы элементов ИЛИ группы являются группой выходов устройства, первый и второй управляющие входы устройства соединены с вторыми управляющими входами второго и первого коммутаторов соответственно, вторые выходы первого и второго регистров адреса соединены соответственно с информационными входами второго и первого коммутаторов, единичные выходы первого и второго триггеров управления соединены с первыми входами первого и второго элементов И соответственно, вторые входы которых соединены с вторым и первым управляющими входами устройства соответственно , отличающееся тем, что, с целью повышения надежности -S в устройство дополнительно введены тре тий и четвертый триггеры управления, третий, четвертый, пятый, шестой, седь мой и восьмой элементы И, первая и вторая группы элементов И, первый, второй, третий и четвертый элементы задержки, первый, второй и третий элео менты ИЛИ, причем группа адресных вы00 ходов первого блока памяти соединена с входами элементов И первой группы, выходы которых соединены с второй группой информационных входов второго регистра адреса, выход ошибки первого блока памяти соединен с единичным входом третьего триггера управления, первым входом третьего и инверсным входом четвертого элементом И и с инверсными входами элементов И первой группы, группа адресных вхсдоь второго блока памяти соединена с входами

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСГ1УБЛИН

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТ

К ABTOPCHOIVIY СВИДЕТЕЛЬСТВУ

СР

С> м,Д

СР

QO (21) 3345004/18-24 (22) 12.10.81 (46) 23 03.83. Бюл. 1<. 11 (72) H.K.6àéäý, М.П.Ткачев, Г.Н.Тимонькин, В.С.Харченко, А.П.Плахтеев, А.В.Бондарович, И.И.Корниенко, С.Н.Ткаченко, и В. И. Сидоренко (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР

< 451080, юч. 6 06 F 9/22, 1972.

2. Авторское свидетельство СССР и 470806, кл. С 06 Р 9/22, 1973.

3. Авторское свидетельство СССР

И 830383, кл. G 06 F 9/22, 1981

4. Авторское свидетельство СССР и 646333, кл. G. 06 F 9/22, 1976 (прототип). (54) (57). l. РеконфиГУРиРуеиое Уст-РОЙСТВО С ПРОГРАММНЫМ УПРАВЛЕНИЕИ, содержащее первый и второй блоки па.мяти, первый и второй регистры адреса, первый и второй коммутаторы, первый и второй элементы И, первый и второй триггеры управления, группу элементов ИЛИ, причем нулевой выход первого триггера управления соединен с первым управляющим входом первого коммутатора,. группа выходов которого соединена с первой группой информационных входов первого регистра адреса, первый выход первого регистра адреса соединен с группой адресных входов первого блока памяти, нулевой выход второго триггера управления соединен с первым управляющим входом второго коммутатора, группа выходов которого соединена с первой группой информационных входов второго регистра адреса, первый выход второго регистра адреса соединен с группой адресных входов второго блока

„„SU„„1007108 памяти, группы информационных выходов первого и второго блоков памяти соеди- нены с соответствующим входом соответствующего элемента ИЛИ группы, выходы элементов ИЛИ группы являются группой выходов устройства, первый и второй управляющие входы устройства соединены с вторыми управляющиМи входами второго и первого коммутаторов соответственно, вторые выходы первого и второго регистров адреса соединены соответственно с информационными входами второго и первого коммутаторов, единичные выходы первого и второго триггеров управления соединены с первыми входами первого и второго элемен- > тов И соответственно, вторые входы ко- Е торых соединены с вторым и первым управляющими входами устройства соответственно, о т л и ч а ю щ е е с я тем, что,.с целью повышения надежности в устройство дополнительно введены тре тий и четвертый триггеры управления, третий, четвертый, пятый, шестой, седь мой и восьмой элементы И, первая и вторая группы элементов И, первый, второй, третий и четвертый элементы задержки, первый, второй и третий элементы ИЛИ, причем группа адресных вы«ходов первого блока памяти соединена с входами элементов И первой группы, выходы которых соединены с второй группой информационных входов второго регистра адреса; выход ошибки первого блока памяти соединен с единичным входом третьего триггера управления, первым входом третьего и инверсным входом четвертого элементом И и с инверсными входами элементов И первой группы, группа адресных входоь второго блока памяти соединена с входами

10071 элементов И второй группы, выходы которых соединены с второй группой информационных входов первого регистра адреса, выход ошибки второго блока памяти соединен с единичным входом четвертого триггера управления, первым входом пятого и инверсным входом шестого элементов И и с инверсными входами элементов И второй группы, единичный выход первого триггера управления соединен с первым входом. седьмого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен. с входом считывания второго блока памяти и через первый элемент задержки с прямым входом шестого элемента И, вы" ход которого соединен с первым входом второго элемента ИЛИ, выход второго элемента ИЛИ соединен с единичным вхо"i дом второго и нулевым входом третьего триггеров управления, единичный выход третьего триггера управления через второй элемент задержки соединен с вторым входом третьего элемента И, выход которого соединен со счетным входом второго триггера управления, ну левой выход которого соединен с вторым аходом седьмого элемента И, третий вход которого соединен с вторым управляющим входом устройства, единичный выход второго триггера управления соединен с первым входом восьмого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с входом счи" тывания первого блока памяти и через третий элемент задержки с прямым входом четвертого элемента И, выход четвертого элемента И соединен с вторым входом второго элемента ИЛИ, выход которого соединен с единичным входом; первого и нулевым входом четвертого

08 триггеров управления, единичный выход четвертого триггера управления через четвертый элемент задержки соединен с вторым входом hRTOIo элемента И, выход которого соединен со счет ным входом первого триггера управления, нулевой выход которого соединен с вторым входом восьмого элемента И, третий вход которого соединен с пер" вым управпяющим входом устройства, нулевые выходы третьего и четвертого триггеров управления соединены соответственно с третьими входами первого и второго элементов И, выходы которых соединены соответственно с вторыми входами первого и третьего элементов ИЛИ.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок памяти содержит запоминающую матрицу, первый, второй и третий элементы задержки, сумматор по модулю два, элемент И и группу элементов И, причем ,адресный и управляющий входы блока памяти соединены соответственно с адресным и управляющими входами за" поминающей матрицы, управляющий вход . блока памяти через первый элемент задержки соединен с первым входом элемента И, выход которого соединен с инверсными входами всех элементов И группы и является выходом ошибки блока памяти, адресные и числовые выходы запоминающей матрицы соединены с вхо дами сумматора по модулю два и через

,второй и третий элементы задержки соединены соответственно с адресным выходом блока памяти и с входами элементов И группы, выходы элементов И группы являются выходами операнда

:блока памяти, выход сумматора по мо дулю два соединен с вторым входом

;элемента И.

Изобретение относится к цифровой вычислительной технике, в частности

K устройствам управления ЭВМ.

Известно микропрограммное устройство управления, содержащее Два блока памяти, два коммутатора, два триг гера, два регистра адреса и два элементв И, причем первые входы блоков памяти соединены с первыми выходами

:соответствующих регистров адреса, а . первый вход одного регистра адреса соединен с первым выходом другого блока памяти, причем выход каждого коммутатора соединен с вторым входом соответствующего регистра адреса, выход каждого элемента И соединен с вторым входом соответствующего блока памяти, вторые выходы блоков памяти соединены со счетными входами соот8 4 входом второго коммутатора, группа выходов которого через второй регИстр адреса соединена с группой адресных входов второго блока памяти, группы операционных выходов первого и второго блоков памяти через группу элементов

ИЛИ, соединены с группой выходов уст ройства, первый и второй входы уст-. ройства соединены с вторыми управляющими входами второго и первого. комму" таторов соответственно, группы информационных входов которых соединены с вторыми группами выходов первого и второго регистров адреса соответственно, единичные выходы первого и второго триггеров управления соеди-. нены с первыми входами первого и второго элементов И соответственно, вторые входы которых соединены с вторым и первым входами устройства соответственно j4 ), Недостатком данного устройства является низкая функциональная надежность, вызванная невозможностью идентификации отказов и сбоев микрокоманд и реализации соответствующих различных алгоритмов перестройки структуры с целью восстановления ра" ботоспособности устройства.

Устройство одинаково реагирует на отказы и сбои блоков памяти. Поэтому если причиной искажения микрокоманды является сбой в блоке памяти, то этот блок в устройстве исключается из работы как отказавший, хотя он в действительности,не имеет отказов и является работоспособным. Это снижает функциональную надежность устройства, .так как исключенный из работы забракованный блок памяти одновременно исключается и из состава резерва.

3 100710 ветствующих триггеров, единичный выход данного триггера соединен с первым входом другого элемента И, второ" вход одного элемента И соединен с соответствующим входом устройства и с первым 3 входом другого коммутатора, второй вход каждого коммутатора соединен с нулевым выходом соответствующего триггера, а третий вход одного коммутатора соединен с вторым выходом другого 16 регистра адреса 1 g .

Недостатком этого устройства является низкая функциональная надежность вызванная отсутствием возможности автоматического восстановления работо" способности при сбое или отказе какого-либо блока памяти.

Известен также микропрограммный процессор с восстановлениемпри сбоях, содержащий блок памяти микрокоманд, 20 блок регистров, блок контроля, арифметико-логический блок, регистр адреса. микрокоманд, блок сопряжения с оперативной памятью, блок управления, счетчик сбоев, регистр промежуточных 3$ результатов и элементы И (2 ) .

Недостатком этого процессора является низкая функциональная надежность обусловленная невозможностью автоматического восстановления его работо- 30 способности при устойчивом отказе ка" кого-либо элемента.

Известно также перестраиваемое микропрограммное устройство управления, содержащее два блока памяти два реФ 33 гистра, два коммутатора, два триггера, элементы И и ИЛИ 3 ) .

Недостатком устройства является низкая функциональная надежность, обуслов; ленная невозможностью идентификации 4в отказов .и сбоев икрокоманд соответствующих различных алгоритмов перестрой" ки структуры устройства.

Наиболее близким по технической сущности к предлагаемому является пе- >3 рестраиваемое микропрограммное устройство управления, содержащее два блока памяти, два регистра адреса, два коммутатора, два элемента И, два триггера управления, группу элементов 3В

ИЛИ, причем нулевой выход первого триггера управления соединен с первым управляющим входом первого коммутатора, группа выходов которого через первый регистр адреса соединена с группой ад-зз ресных входов первого блока памяти, нулевой выход второго триггера управления соединен с первым управляющим

Кроме того, если причиной искажения микрокоманды является. отказ ячейки памяти, а не его общих элементов то этот блок также исключается из работы, хотя он способен обеспечивать считывание информации из тех ячеек памяти, которые не являются отказавшими. Зтоттакже снижает функциональную надежность устройства. В ro же время, так как информация в устройстве задублирована, т.е. в блоках памяти записаны идентичные микропрограммы, имеется. возможность при об-. наружении-искажения какой-либо микрокоманды реконфигурировать устройство, считать эту микрокоманду из другого блока памяти, а затем прозвести об8 6

5 1007!0 ратную реконфигурацию и продолжить работу с двумя блоками памяти, за счет чего повышается функциональная надежность устройства.

Целью изобретения являегая повышение надежности устройства.

Поставленная цель достигается тем, что в реконфигурируемое устройство . с программным управлением, содержащее 1 первый и второй блоки памяти, первый и второй регистры адреса, первый и второй коммутаторы, первый и второй элементы И, первый и второй триггеры управления, группу элементов ИЛИ,,при. 5

: чем нулевой выход первого триггера уп=

;равления соединен с первым управляющим входом первого коммутатора, группа выходов которого соединена с первой группой информационных входов первого щ регистра адреса, первый выход первого регистра адреса соединен с группой адресных входов первого блока памяти, нулевой выход второго триггера,управления соединен .с первым управляющим 25 входом второго коммутатора, группа выходов которого соединена с первой группой информационных входов второго регистра адреса, первый выход регист ра адреса соединен с группой адресных 50 входов второго блока памяти, группы информационных выходов первого и второго блоков памяти соединены с .cooTветствующим входом соответствующего элемента ИЛИ группы, выходы элементов

ИЛИ группы являются группой выходов устройства, первый и второй управляющие входы устройства соединены с вторыми управляющими входами второго и первого коммутаторов соответственно, вторые выходы первого и второго реги стров адреса соединены соответственно с информационными входами второго и первого коммутаторов, единичные выходы первого и второго триггеров управления соединены с первыми входами первого и второго элементов И соответственно, вторые входы которых соединены с вторым и первым управляющими входами устройства соответственно, дополнительно введены третий и четвертый триггеры управления, третий, Четвертый, пятый, шестой, седьмой и восьмой элементы И, первая и вторая группы элементов И,, первый, второй; третий и четвертый элементы задержки, первый, второй и третий элементы ИЛИ, причем группа адресных выходов первого блока памяти соединена с входами элементов И первой группы, выходы которых соединены с второй группой ин"

Формационных входов второго регистра адреса, выход ошибки первого блока памяти соединен с единичным входом третьего триггера управления, первым входом третьего и инверсным входом четвертого элементов И и с инверсными входами элементов И первбй группы, группа адресных входов второго блока памяти соединена с входами элементов И второй группы, выходы которых соеди нены с второй группой информационных входов первого регистра адреса, выход ошибки второго блока памяти соединен с единичным входом четвертого триггера управления, первым входом пятояо и инверсным входом шестого элементов И и с инверсными входами элементов И вто рой группы, единичный выход первого триггера управления соединен с первым входом седьмого элемента И,.выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с .входом считывания второго блока памяти, и через первый элемент задержки с прямым входом шестого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход второго элемента ИЛИ соединен с единичным входом второго и нулевым входом третьего триггеров управления, единичный выход третьего триггера управления через второй элемент задержки соединен с вторым входом тре-. тьего элемента И, выход которого соединен со счетным входом второго триггера управления, нулевой выход которого соединен с вторым входом седьмого элемента И, третий вход которого соединен с вторым управляющим входом устройства, единичный выход второго триггера управления соединен с. первым входом восьмого элемента. И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с входом считывания первого блока памяти и через третий элемент задержки с прямым входом четвертого элемента И, выход четвертого элемента И соединен с вторым входом второго элемента ИЛИ, выход которого соединен с единичным входом первого и нулевым входом четвертого триггеров управления, единичный выход четвертого триггера управления через четвертый элемент задержки соединен с вторым входом пятого элемента И, выход которого соединен со

8- 8 третьего (четвертого) триггера управления и соединение его единичного вх да с третьим выходом йервого (второго ) блока памяти предназначено для фиксации наличия искажения 6 микрокоманде при первом ее считывании из блока памяти.

Введение второ о (четвертого)элемента задержки и обусловленных им связей предназначено для обеспечения отпирания третьего (шестого) элемента И лишь после того, как закончится импульс, установивший третий (четвертый) триггер управления в единицу.

Введение третьего (пятого) элемента И и обусловленных им связей предназначено для подачи сигнала нассчетнык вход второго (первого) триггера управления при наличии искажений в повторно :считанной микрокоманде.

Введение второй (первой) группы элементов И и обусловленных ею связей позволяет обеспечить подачу адресного поля микрокоманды, считанной из второго (hepaoro) блока памяти, на первый (второй) регистр адреса лишь при условии, что в ней не обнаружено искажений.

Введение четвертого (.шестого ) элемента И и обусловленных им связей поз" воляет при отсутствии искажений в микрокоманде, считанной из первого (второго.) блока памяти, устанавливать триггеры управления в исходное состояние.

Введение второго элемента ИЛИ позволяет устанавливать триггеры управления s исходное состояние при отсутствии искажений в микрокоманде, считанной из любого блока памяти.

7 . 100710 счетным входом первого триггера управления, нулевой выход которого соединен с вторым входом восьмого элемента И, третий вход которого соединен с первым управляющим входом устройст- y . ва, нулевые выходы третьего и Четвертого триггеров управления соединены соответственно с третьими входами первого и второго элементов Й, выходы которых соединены соответственно с 1е вторыми входами первого и третьего элементов ИЛИ.

Блок памяти содержит запоминающую матрицу, первый, второй и третий элементы задержки, сумматор по модулю М два, элемент И и группу элементов И, причем адресный и управляющий входы блока памяти соединены соответственно с адресным и управляющими входами запоминающей матрицы, управляющий 26. вход блока памяти через первый эле" мент задержки соединен с первым входом элемента И, выход которого соединен с инверсными входами всех элементов И группы и является выходом ошиб" 2З ки блока памяти, адресные и числовые выходы запоминающей матрицы соединены с входами сумматора по модулю два и через второй и .третий элементы задержки соединены соответственно с ад- Зв ресным выходом блока памяти и с входами элементов И группы, выходы элементов И группы являются выходами операнда блока памяти, выход сумматора

Ilo модулю, два соедйнен с вторым входом элемента И.

Сущность изобретения состоит в повышении функциональной надежности устройства путем обеспечения устойчивос" ти к сбоям и обхода отказавших ячеек памяти путем реконфигурации.

Устойчивость к сбоям обеспечивается за счет того, что считывание микрокоманды, в которой обнаружено искажение, осуществляется дважды, и лишь при повторении искажений микрокоманда бракуется и осуществляется реконфигурация устройства. для считывания этой микрокоманды из другого бпока памяти.

Обход отказавшей ячейки памяти осуществляется путем реконфигурации устройства для работы с другим блоком памяти, осуществления считывания забракованной микрокоманды из этого и блока, после чего осуществляется обратная реконфигурация для работы вновь с двумя блоками памяти. Введение

Введение третьего (первого) элемента задержки и обусловленных им . связей позволяет разрешить формирование сигнала на установку триггеров управления в исходное состояние лишь после того, как на выходе ошибки первого (второго) блока памяти будет сформирован результат контроля считанной из него микрокоманды.

Введение третьего (первого) элемента ИЛИ и обусловленных им связей предназначено для формирования сигналов считывания микрокоманд из первого (второго) блока памяти.

Соединение нулевого выхода третьего (четвертого) триггера управления с третьим входом первого (второго) элемента И позволяет прекратить считывание из-второго (первого) блока

9 100710 памяти при первом считывании искаженной микрокоманды из первого (второго) блока памяти, Введение восьмого (седьмого) элемента И и обусловленных им связей позволяет перейти к считыванию микрокоманд иэ второго (первого)блока памяти, если в повторно считанной иэ первого (второго) блока памяти микрокоманде будут вновь обнаружены иска- to жения.

Таким образом, введение указанных элементов и связей позволяет осуществлять двукратное считывание искаженной микрокоманды и тем самым повысить 1$ .устойчивость устройства к сбоям, а также обеспечивает перестройку устройства вновь на работу с двумя блоками памяти после считывания отказавшей микрокоманды из исправного блока па- за мяти. Это позволяет повысить функциональную надежность устройства.

На фиг.! приведена функциональная схема предлагаемого устройства", на фиг.2 - функциональная схема блока И памяти; на фиг.3 - функциональная схема коммутатора

Устройство содержит первый 1 и второй 2 блоки памяти, первый 3 и второй 4 регистры адреса, первый 5 и )д второй 6 коммутаторы, третий 7, четвертый 8, второй 9 и первый 10 триггеры управления, второй 11, четвертый 12, третий 13 и первый 14 эле" менты задержки, третий 15, пятый . 16, второй 17, восьмой 18, первый 19, седьмой 20, четвертый 2-1 и шестой 22 элементы И, вторую 23 и первую 24 группы элементов И, третий 25, первый

26 и второй 27 элементы ИЛИ, группу элементов ИЛИ 28, первый 29 и вто" рой 30 управляющие входы устройства, группу 31 выходов устройства.

Блок 3 (4) памяти (фиг.2) содержит запоминающую матрицу 32, элемент 33 задержки., элементы 34 и 35 задержки сумматор 36 по модулю два, элемент

И 37, группу 38 элементов И, вход 39 считывания блока памяти, группу 40 адресных .входов блока выход 41 ошиб-, е ки, группу 42 операционных выходов, группу 43 адресных выходов блока памяти.

8 10

Блок 1 (2) памяти предназначен для хранения микрокоманд. При подаче импульса считывания на вход 39 считы вания блока (фиг.2) из его матрицы 32 считывается микрокоманда по адресу, заданному на вяоде 40. В сумматоре 36 по модулю два разряды микрокоманды проверяются на четность (алгоритм работы сумматора приведен в ГОСТ, 2.743-72, табл.5, п.9, с.27).

При отсутствии обнаруживаемых искажений количество единиц в коде микрокоманды остается четным, и поэтому на.выходе сумматора 36 формируется нулевой сигнал, запирающий элемент И

И 37. Тем самым запрещается прохождение импувьса считывания, задержанного элементом 35 задержки на время, необходимое для срабатывания запоминающей матрицы 32 и. сумматора 36, на выход 41 ошибки.

Поэтому к моменту появления сигналов на выходах элементов 34 и 35 задержки группа 38 элементов И оказывается открытой, и код микроопераций через нее поступает на группу 42 операционных выходов блока. Код адреса одновременно поступает на группу 43 адресных выходов. Если же в микрокоманде есть обнаруживаемые искажения, то количество единиц в ее коде становится нечетным. Поэтому на выходе сумматора 36 формируется единичный сигнал, отпирающий элемент И 37. Благодаря этому импульс считывания поступает на выход 41, сигнализируя о наличии ошибки в микрокоманде, а также через инверснйй вход запирает группу элементов И 38 на время, в течение которого на выходах элемента 34 задержки выдается код микроопераций..

Тем самым запрещается выдача искажен" ного кода микроопераций на выход 42Элементы задержки могут быть реализо- вань!, например, на О-триггерах.

Регистр 3 (4) адреса предназначен ,для хранения адреса следующей микро команды до ее считывания из соответ ствующего блока памяти. Информация в регистр может записываться как с выхода первого (второго) коммутатора, так и с выхода группы элементов

И 23 (24).

Коммутатор 5 (6) (фиг.3) -.представ-: ляет собой группу элементов И, содер" О жащую элементы И 441, 44 ...., 44д.

Рассмотрим назначение элементов устройства.

Триггер 7 (8) предназначен для фиксации наличия искажения в микрокоманде при первом ее считывании из блока 1 (2) памяти.

36

55

1l 10071

Триггер 9 (10) предназначен для фиксации наличия искажения в микрокоманде при ее повторном считывании из блока 1 (2) памяти.

Элемент И 15 (!6) предназначен для управления триггером 9 (1О) °

Элемент 11 (12) задержки предназначен для отпирания элемента. И 15 (16) после того, как закончится импульс, установивший триггер 7 (8) в единицу. to

8 качестве этих элементов могут быть использованы О-триггеры.

Коммутатор 5 (6) предназначен для подачи адреса следующей микрокоманды из регистра 4 (3) адреса в регистр 3 (4)., когда при двукратном считывании из блока 1 (2) памяти микрокоманда вновь оказывается искаженной.

Группа элементов И 23 (24) предназначена для подачи адреса следующей микрокоманды с адресного выхода блока 2 (1) памяти на регистр 3 (4) лишь при отсутствии искажений в микрокоманде, считанной иа-этого блока памяти.

Группа элементов ИЛИ 28 предназначена для подачи сигналов жикроопераций с блоков 1 и 2 памяти на выход устройства.

Элемент И 21 (22} пре„назначен для формирования сигнала на установку триггеров 7-10 в исходное состояние. при отсутствии искажений в микрокоманде, считанной из блока 1 (2) памяти..

Элемент ИЛИ 27 предназначен для формирования сигналов на установку триггеров 7-10 в исходное состояние при отсутствии искажений в микрокоманде, считанной из блоков 1 и 2 памятМ.

Элементы И 17 (19) и 18. (20) предназначены для управления подачей импульсов считывания на блок 1 (2) памяти.

Элемент ИЛИ 25 (26) предназначен для формирования импульсов на входе считывания блока памяти 1 (2).

Э Элемент задержки 13 (14) предназначен для разрешения формирования сигнала на установку. триггеров 7-10 в исходное состояние лищь после того, как на выходе ошибки блока 1 (2 ) na"" мяти. будет сформирован результат контроля считанной из блока памяти микрокоманды. B качестве этого элемента может быть испольеован D-триггер.

08 32

Устройство работает следующим образом.

В исходном состоянии при отсутствии отказов в блоках 1 и 2 памяти триггеры 7 и 8 управления установлены в нуль, триггеры 9 и 10 - в единицу, на выходах ошибки блоков 1 и 2 памяти значение сигнала соответствует логическому нулю, на входы 29 и 30 устройства поочередно подаются тактовые импульсы, в регистре 3 (4) адреса, записан адрес микрокоманды, пор лежащей считыванию. Очередной тактовый импульс с входа 29 (30) поступает через элемент И 17 (19), открытый сигналом с единичного выхода триггера

9 (10), и через элемент ИЛИ 25 (26) на считывающий вход блока 1 (2) памяти, осуществляя считывание из него микрокоманды по адресу, записанному в регистре 3 (4) адреса. Сигналы микроопераций считанной микрокоманды с выхода блока 1 (2) памяти через rpynпу элементов ИЛИ 28 подаются на группу 31 выходов устройства, а адрес следующей микрокоманды при отсутствии сигнала на выходе ошибки подается через элемент И 24 (25) на регистр 4(3 ) адреса.

Кроме того, при отсутствии сигнала ошибки элемент И 21 (22) остается отк- крытым нулевым значением сигнала на его инверсном входе, в результате чего тактовый импульс через элемент l 3 (14) задержки поступает на вход элемента И 21 и через элемент ИЛИ 27 уста-:

:навливает триггеры 7-10 в исходное состояние.

При поступлении тактового импульса на вход 30 (29) устройства происходит считывание очереднои микроко" манды из блока 2 (1) памяти и т.д.

При обнаружении искажения в микрокоманде, считанной из блока 1 (2) памяти на его выходе ошибки формируется импульс, который запирает группу элементов И 24 (23}, запрещая запись адреса следующей микрокоманды в ре" гистр 4 (3) адреса, с выхода блока

1 (2) памяти, а также устанавливает триггер 7 (8) в единицу, Сигналом с нулевого выхода триггера 7 (8) зари- . рается элемент .И 19 3,17 ), прекращаяподачу тактовых импульсов на блок 2(1 1 памяти. По окончании импульса на выходе ошибки блока 1 (2) памяти появляется сигнал на выходе элемента 11!

3 10

{ 2) задержки, который отпирает вход элемен а И !5 (1б). Далее при поступлении импульса на вход 30 (29) устройства считывания микрокоманды из блока 2 (1 ) памяти не происходит, так как элементы И 19 и 20 (17 и 18) заперты нулевыми сигналами на нуле" вых выходах триггеров 7 и 9 (8 и 10) соответственно. Поэтому адрес микрокоманды, в которой обнаружены иска" жения, без изменений остается записанным в регистре 3 (4), При поступлении очередного тактового импульса на вход 29 (30) устройства происходи повторное считывание этой микрокоман ды из блока (2) памяти. Если при этом в ней не обнаружено искажений, то на выходе элемента И 21 (22) форь мируется сигнал, по которому триггер (8) устанавливается в исходное (нулевое) состояние. Благодаря этому отпирается элемент И 19 (!7), разрешая прохождение тактовых импульсов на считывающий вход блока 2 (1 ).памяти. Далее устройство работает согласно вышеописанному, осуществляя поочередное считывание микрокоманд из блоков памяти, Если же при повторном считывании микрокоианды из блока 1 (2 ) памяти вновь будут обнаружены искажения в ней, то она бракуется, и осуществляется реконфигурация устройства ддя считывания этой микрокоманды из другого блока памяти. При этом импульсом на выходе ошибки блока 1 (2) памяти запрещается формирование элемен" том И 21 (22) сигнала на установку триггера 7 (8) в нуль, а триггер 9 (10) через элемент И !5 (16) устанав" ливается в нуль. Нулевым сигналом с

его единичного выхода запираются

071О8 14 элементы И 17 и 18 (19 и 20), прекращая подачу тактовых импульсов на блок 1 (2) памяти, а единичным сигналом с его нулевого выхода отпирается элемент И 20 (18) и разблокируется коммутатора 6 (5). Через этот коммутатор адрес искаженной микрокоманды переписывается из регистра 3 (4 ) в регистр 4 (3 ). При поступлении так-! в тового импульса на вход,30 устройства происходит считывание этой микро" команды из блока 2 (1 ) памяти.

Если при ее считывании не будет обнаружено искажений, то элемент

is И 22 (21) сформирует сигнал, по которому триггеры 7 и 9 (8 и 10) устанавливаются в исходное состояние и разрешают считывание очередной микрокоманды из блока 1 (2 2 памяти по ад26 ресу, поступившему на регистр 3 (4 ) с адресного выхода блока 2 (1 ) памяти. Тем самым осуществляется обход отказавшей ячейки в блоке 1 (2 ) памяти и обратная реконфигурация устройства для работы вновь с двумя блоками памяти.

Таким образом, предлагаемое изобретение имеет следующие преимущества..

Во-первых, повышается устойчивость

30 устройства к сбоям и отказам, причем устойчивость к сбоям обеспечивается без изменения конфигурации устройства путем повторения считывания микрокоманды, а устойчивость к отказам обеспечивается путем обхода отказавших ячеек памяти за счет реконфигурации устройства; Во-вторых, преимущество изобретения состоит во введении двух тригге4ф ров, шести элементов И, двух групп элементов И, четырех элементов задержки трех элементов ИРИ.

l007108

1 ! !

1007108

ФМ8. 3

Составитель И.Сигалов

Редактор Т,Кугрышева Техред М,Коштура Корректор Ю. Макаренко

Заказ 2140/72, Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб.,д, 4/5

Филиал ППП "Патент", г, Ужгород, ул. Проектная,