Микропрограммное вычислительное устройство

Микропрограммное вычислительное устройство

Иллюстрации

Показать все

Реферат

 

1.МИКРОПРОГРАММНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее блок формирования адреса, блокутгравления , блок основной памяти, блок управляющей памяти, арифметический блок, коммутатор , регистр операнда, буферный регистр , регистр адреса микрокоманд и регистр адреса команд, выходы которого соединены с первой группой входов буферного регистра, выходы которого соединены с адресными входами блЪка основной памяти, выход которого соединен с первым информационным входом коммутатора , первый выход которого соединен с первым входом арифметического блока, выход которого соедини с входом регистра операнда, первый выход которого соединен с вторым входом арифметического блока, второй выход регистра операнда соединен с первым управляющим входом Коммутатора, второй выход которого соединен с лервым информационныкТ входом регистра адреса микрокоманд, второй информационный вход которого соединен с первым выходом блока формирова ния адреса, второй выход которого соединен с второй группой входов буферного регистра, первый и второй выходы блока управления соединены соответственно с вторым и третьим управляющими входами коммутатора, третий выход блока управления соединен с управляющими входами буферного регистра и блока основной памяти и с первым управляющим входом блока формирования адреса, второй и третий управляющие входы которого соединены соответственно с четвертым и пятым выходами блока управления, шестой и седьмой выходы которого соединены соответственно с первым и вторым управляющими входами блока управЛЕПощей памяти, выход которого соединен с входом регистра микрокоманд, выход которого соединен с вторым информацион- О ным входом -коммутатора, о т л нч а.ю (Л щ е е с я тем, что, с целью повыщення «. - отказоустойчивости и быстродействия, оно : : дополнительно содержит два буферных| регистра, элемент ИЛИ, два блока эле-, ментов ИЛИ, пять блоков элементов И, элемент задержки и блок контроля, первый выход которого соединен с первым входом блока управления и четвертым управляющим входом блока формирования адреса, второй выход блока контроля соединен с 00 J четвертым управляющим входом коммутатора , третий выход которого соединен с первым информационным входом блока кона 4 роля и с первым входом первого блока эл&ментов И, выход KOTOporiCKсоединен с 12нформаш1он 1ым входом блока управляющей памяти, выход KOTopioro соединен с вторым информационным входом блока конт роляутретяй выход которого соединен с пятым управляющим входом блока формирования адреса, выход регистра адреса микрокоманд соединен с информационным входом блока формир ания адреса и с первыми входами первого второго и третьего блоков эле

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

3(50 Ci 06 9/22

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3268673/18-24 (22) 10.02.81 (46) 30.03.83. Бюл. hb 12 (72) Н. К. Байда, И. П. Барбаш, Г. К. Ти монькин, М. П. Ткачев, В. С. Харченко, С. Н. Ткаченко, А. Н. Курило и В. И. Сидоренко (53) 68 1. 3 2(088.8) (56) 1. Авторское свидетельство СССР

% 656066, кл. (j 06 F 15/00, 1979.

2. Авторское свидетельство СССР по заявке М 2503575, кл.g 06 Г 15/00, 1978, (прототип) . (54) (57) 1.МИКРОПРОГРАММНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержа щее блок формирования адреса, блокуправления, блок основной памяти, блок управляющей памяти, арифметический блок, коммутатор, регистр операнда, буферный ре: гистр, регистр адреса MHKpoKoM&Bg и регистр адреса команд, BbJxogbI которого соединены с первой группой входов буферного регистра, выходы которого соединены с адресными входами блока основной памяти, выход которого соединен с первым информационным входом коммутатора, первый выход которого соединен с первым входом арифметического блока, выход которого соединен с входом регистра операнда, первый выход которого соединен с вторым входом арифметического блока, второй выход регистра операнда соединен с первым управляющим входом коммутатора, второй выход которого соединен с первым информационным входом регистра адреса микрокоманд, второй информа« ционный вход которого соединен с первым выходом блока формирова ния адреса, второй выход которого соединен с второй группой входов буферного регистра, первый и второй

ÄÄSUÄÄ 1008?41 А выходы блока управления соединены соответственно с вторым и третьим управляющими входами комму..атора, третий выход блока управления соединен с управляющими входами буферного регистра и блока основной памяти и с первым управляющим входом блока формирования адреса, второй и третий управлякяпие входы которого соединены соответственно с четвертым и пятым выходами блока управления, шестой и седьмой выходы которого соединены соответственно с первым и вторым управляющими входами блока управляющей памяти, выход которого соединен с входом регистра микрокоманд, выход которого соединен с вторым информацион- Ф

i Ю . ным входом -коммутатора, о т л и ч а ю—

m е е с я тем, что, с целью повышения е отказоустойчивости и быстродействия, оно

:дополнительно содержит два буферных регистра, элемент ИЛИ, два блока эле-.

; ментов ИЛИ, пять блоков элементов И, элемент задер}кки и блок контроля, первый выход которого соединен с первым входом блока управления и четвертым управляю- Ь шим входом блока формирования адреса, второй выход блока контроля соединен с четвертым управлякяцим входом коммута- Qg тора, третий выход которого соединен с первым информационным входом блока контроля и с первымвходомпервого блока элементов И, выход которого-соединен с информационным входом блока управляющей памяти, выход которого соединен с а вторым информационным входом блока конт Ф» роля третий выход которого соединен с пятым BB31BI0IQHM BXOQOM 0tlOK & формирования адреса, выход регистра адреса. микро= команд соединен с информационным входом блока формирс вании адреса ис первыми входами первого второго и третьего блоков эле8741

100 ментов И, выход первого блока элементов

И подключен к второму входу первого блока элементов ИЛИ, выход второго блока элементов, И подключен к адресному входу блока управляющей памяти, выход третьего блока элементов И подключен к входу второго буферного регистра, выход кото-, I рого соединен с первым входом четверто- го блока элементов И, выход которого соединен с входом третьего буферного регистра, выход которого соединен с первым входом пятого блока элсментов И, выход которого соединен с вторым выходом второго блока элементов ИЛИ, четвертый и пятый выходы блока контроля соединены соответственно с вторым и третьим входами блока управления, восьмой выход которого соединен с вторым входом четвертого блока элементов И и через элемент задержки — с вторым входом третьего блока элементов И, девятый выход блока управления соединен с вторыми входами первого и пятого блоков элементов И и с инверсным входом второго блока элементов И, первый и десятый выходы блока управления соединены с первым и вторым входами элемента ИЛИ, выход которого соединен с вторым входом

r второго блока элементов И, одиннадцатый, третий, шестой и пятый выходы блока управления соединены с первым, вторым, третьим и четвертым управляющими входами блока контроля, первый, второй, третий, четвертый и пятый управляюшие входы устройства соединены соответственно с четвертым, пятым, шестым, седьмым и восьмым входами блока управления.

2; Устройство по и. 1, о т л и ч а ю.щ е е с я тем, что блок управления со-, держит триггер режима, девять элементов

И, три элемента задержки, четыре элемента ИЛИ, счетчик и дешифратор, первый выход которого соединен с девятым выходом блока управления и с первым входом первого элемента ИЛИ, выход которо» го соединен с седьмым выходом блока управления, второй выход дешифратора соединен с вторым входом первого элемента

ИЛИ, третий выход дешифратора соединен с первым входом первого элемента И, выход которого соединен с пятым выходом блока управления, четвертый выход дешвфратора через второй и третий элементы

ИЛИ соединен соответственно с первым и третьим выходами блока управления, пятый выход дешифратора соединен с пер» вым инверсным входом второго элемента

И и с первым входом третьего элемента

И, выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с динамическим входом счетчика, выходы которого соединены с входами дешифратора, третий вход блока управления соединен с вторым инверсным входом второго элемента И и с первым входом четвертого элемента И, выхог. которого соединен с вторым входом четвертого элемента ИЛИ, пятый вход блока управления соединен с вторыми входами третьего и четвертого элементов

И и с первым прямым входом второго элемента И, выход которого соединен с шестым выходом блока управления, через первый элемент задержки с первым входом пятого элемента И, выход которого соединен с вторым выходом блока управления, выход второго элемента И соединен с первым входом шестого элемента

И, выход которого соединен с восьмым выходом блока управления, вторые входы первого, пятого и шестого элементов И соединены с первым входом блока управления, четвертый вход блока управления соединен с первым входом седьмого эле. мента И, выход которого соединен с вторым входом третьего элемента ИЛИ и через второй элемент задержки — с треть. им входом первого элемента ИЛИ, и че рез третий элемент задержки — с чет .вертым выходом блока управления, вто:.рой прямой вход второго элемента И соединен с вторым входом блока управления, вторым и третьим входами соответственно седьмого и первого элементов И, второй вход блока управления соединен с единичным входом триггера режима, нулевой вход которого соединен с третьим входом блока управления, единичный выход триггера режима соединен с первым входом восьмого элемента И, выход которого соединен с третьим входом седьмого элемента И, с одиннадцатым выходом блока управления и с вторым входом

Ьторого элемента ИЛИ, нулевой выход триггера режима соединен с первым входом девятого элемента И, выход которо о соединен с десятым выходом блока уп1 равления, ретъим прямым и третьим входами соответственно второго и четвертого элементов И, вторые входы восьмого и девятого элементов И соединены с первым входом блока управления.

Э. У р и о no n. 1, о т л и ч а ющ е е с я тем, что,блок формирования адреса содержит шифратор, элемент ИЛИ, элемент И, два блока элементов И и два ,счетчика, причем информационный вход блока соединен с первым входом первого

100 блока элементов И, выход которого соединен с входом шифратора, выход которого соединен с установочным входом первого счетчика, выходы которого являют-, ся вторым выходом блока формирования адреса, пятый управляющий вход блока формирования адреса соединен с вторыми. входами первого блока элементов И, чет. вертый и второй управляющие входы блока формирования адреса соединены с входами элемента И, выход которого соединен с динамическим входом первого счетчиха и через элемент ИЛИ - с динамическим входом второго счетчика, выход которого через второй блок элементов И соединен с первым выходом блока формирования адреса, первый управляющий вход блока формирования адреса соединен с вторыми входами второго блока элементов И, третий управляющий вход блока соединен с вторым входом цемента ИЛИ.

4. Устройство по п. 1, о т л и ч а— ю ш е е с я тем, что блок контроля содержит узел контроля четности, блок элементов ИЛИ, три элемента.ИЛИ, инвертор, три элемента задержки четыре элемента И, два триггера, дешифратор и счетчик, выходы которого соединены с входами дешифратора, первый выход которого через инвертор соединен с первым выходом блока контроля, второй выход дешифратора соединен соответственно с первыми входами первого, второго и прямым входом третьего элементов И, первый, второй информационные входы блока контроля соединены с .входами блока элементов ИЛИ, выход которого соединен с входом узла контроля четности, выход1 которого соединен соответственно с первым и инверсным входами четвертого и пятого элементов И, второй и третий управляющие входы блока соединены с входами первого элемента ИЛИ, выход которого че; рез первый элемент задержки соединен с

I вторым входом четвертого элемента

И, выход которого соединен с входом счетчике, выход которого соединен с входом децпк ратора,,выход первого элемента задержки через второй элемент задержки соединен соответственно с прямым и вторым входами пятого и первого элементов И, выходы которых соединены с входами второго элемента ИЛИ, выход которого соединен с входом установки в нуль счетчика, первый управляющий вход блока соединен соответственно с вторым и инверсным входами второго и третьего элементов И, вь|ход второго элемента И соединен с первым входом третье го элементе ИЛИ, второй вход которогосоединен с выходом шестого элемента И, а выход — с единичным входом первого триггера, инверсный выход которого соединен с четвертым выходом блока, выход третьего элемента И соединен с третьим выходом блока, со счетным входом второго триггера и с первым входом шестого элемента И, второй вход которого через третий элемент задержки соединен с пятым выходом блока и прямым выходом второго триггера, вход которого соединен с четвертым входом блока, а инверсный выход — с вторым выходом блока.

Изобретение относится к автоматике и вычислительной технике и может быть

"использовано в устройствах управления цифровых вычислительных машин.

Известен микропрограмный процессор с восстановлением при сбоях, содержащий блок сопряжения с памятью, блок памяти, блок регистров, блок управления регистр микрокоманд регистр адреса микроксйканд, коммутатор выдачи, арифметико логический блок, блок контроля, счетчик сбоев, коммутатор приема, регистр адре-. са приема, регистр исходной информации, регистр адреса повтора, - элементы И Я, 30

2.

Недостатком этого процесса являетса низкая функциональная надежность и низкое быстродействие, обусловленные невоз можностью автоматического восстанов« ленни микрокоманд при!отказах ячеек блока памяти.

Наиболее близким-по технической сущ ности и достигаемому результату к предлагаемому является вычислительное устройство, содержащее блок формирования адреса, блок управления, блок основной памяти, блок управляющей памяти,арифметический блок, коммутатор, регистр операнда, буферный регистр, регистр адреса микроко3 1008 манд, регистр микрокоманд и регистр адреса команд, выходы которого соединены с первой группой входов буферного регистра, выходы которого соединены с первой -руппой входов блока основной памяти, выходы которого через коммутатор сое ° динены с первой группой входов арифметического блока, выходы которого соединены с входами регистра операнда, первая группа выходов которого соединена с вто- 1О рой группой входов арифметического блока вторая группа выходов регистра операнда соединена с второй группой входов коммутатора, вторая группа выходов соединена с первой группой входов регистра адреса мккрокоманды, вторая группа входов которого соединена с первой группой выходов блока формирования адреса, вторая группа выходов которого соединена с второй группой входов буферного регист-щ ра, причем первый и второй выходы блока, управления соединены соответственно с первым и вторым управляющими входами коммутатора, третий выход блока управления соединен с управляющими входами буферного регистра и блока основной памяти и с первым управляющим входом бло. ка формирования адреса, второй и третий управляющие входы которого соединены соответственно с четвертым и пятым выходами блока управления, шестой и седьмой выходы которого соединены соответственно с первым и вторым управляющими входами блока управляющей памяти, выходы которого соединены с входами регистра микрокоманд, выходы которого соединены с третьей группой входов коммутатора Д .

Недостатками этого устройства являются низкая функциональная надежность и низ кое быстродействие.

Низкая функциональная надежность устройства обусловлена отсутствием контроля микрокоманд при переписи их в блок управляюшей памяти и считывании из него, а также невозможностью автоматического восста.

45 новления правильного значения микрокоманды при сбоях или при отказе соответствующей ячейки блока управляющей памяти.

Н изкое быстродействие устройства обусловлено тем, что в нем восстановление правильного значения микрокоманды при сбоях возможно лишь путем повторного выполнения всей микропрограммы

/ 55 а при отказах ячеек блока управляющей памяти - путем перезаписи всей микропрограммы, в то время как вполне достаточно было бы повторить считывание или

741 ф перепись лишь забракованной MHKpoKoM&Hды.

Ilem» изобретения — повышение отказоустойчивости и быстродействия устройства.

Поставленная цель достигается тем, ито в устройство, содержащее блок форми рования адреса, блок управления, блок основнс" памяти, блок управляющей памяти, арифметический блок, коммутатор, регистр операнда, буферный регистр, регистр адреc& микрокоманд и регистр адреса команд, выходы которого соединены с первой группой входов буферного регистра, выходы ко торого соединены с адресными входами блока основной памяти, выход которого соединен с первым информационным входом коммутатора, первый выход которого соединен с первым входом арифметического блока, выход которого соединен с входом регистра операнда, первый выход которого соединен с вторым входом ариф1-метического блока, второй выход регистра операнда соединен с первым управляющим входом коммутатора, второй BbJxofl которого соединен с первым информационным входом регистра адреса микрокоманды, второй информационный вход которого соединен с первым выходом блока формирования адреса, второй выход которого соединен с второй группой входов буферного регистра, первый и второй выходы блока управления соединены соответственно с вторым и третьим управляющими входами коммутатора, третий выход блока управления соединен с управляющими входами буферного регистра и блока основной памяти и с первым управляющим входом блока формирования адреса, второй и третий управляющие входы которого соединены соответственно с четвертым и пятым выходами блока управления, шестой и седьмой выходы которого соединены соответственно с первым и вторым управляющим входами блока управляющей памяти, выход которого соединен с входом регистра микрокоманд, выход которого соединен с вторым информационным входом коммутатора, дополнительно введены два буферных регистра, элемент ИЛИ, два блока элементов ИЛИ, пять блоков элементов И, элемент задержки и блок контроля, первый выход которого соединен с первым входом блока управления и четвертым управляющим входом блока формирования адреса, второй выход блоха контроля соединен с четвертым управляющим входом коммутатора, третий выход которого соединен с первым информационным входом блока конт.

5 10087 41 d роля и с первым входом первого блока ИЛИ, третий выход дешифратора соединен элементов И, выход которого соединен с первым входом первого элемента И, с информационным входом блока управляю- выход которого соединен с пятым выходом щей памяти, выход которого соединен с блока управления четвертый выход девторым информапионным входом блока конт5 шифратора через второй и третий элероля, третий выход которого соединен с )менты ИЛИ соединен соответственно с »»ять»м Управляюшим входом блока форми- первым и третьим выходами блока управ- рования адреса, выход регистра адреса ления, пятый выход дешифратора соединен микрокоманд соединен с ннформапион- с первым инверсным входом второго эленым входом блока формнрова»»ня адре- »О мента И и с первым входом третьего са и с первыми входами перво» оз второ- элемента И, выход которого соединен с го и третьего блохов элементов И, выход первым входом четвертого элемента ИЛИ, первого блока элементов И подключен " выход которого соединен с динамическим второму входу первого блока элементо входом счетчика, выходы которого соеИЛИ, выход второго блока элементов И 15 динены с входами дешифратора, » Рет»»й вход подключен к адресному входу 6»»oKa yrrpas- блока управления соединен с вторым инляюшей памяти, выход тРетьего блока эле версным входом второго элемента И.и с ментов И подключен к входу втоРого бу- первым входом четвертого элемента И, выферного регистра, выход zoToporo соединен ход которого соединен с вторь»м входом с первым входом четвеРтого блока ел gp четвертого элемента ИЛИ, пятый вход ментов И, выход которого соединен с вх . блока управления соединен с вторыми входом третьего регистра, выход которого дами третьего и четвертого элементов И . соединен с первым входом пятого блока и c первым прямым входом второго элеэлементов И, выход которого соединен с мента И, выход которого соединен с шесвторым входом второго блока элементов 25 тым выходом блока управления, через перИЛИ, четвертый и пятый выходы блока вый элемент задержки с первым входом контроля соединены соответственно с пятого элемента И, выход которого соевторым и третьим выходами блока управ- динен.с вторым выходом блока управлелении, восьмой выход которого соединен ния, выход второго элемента И соединен с вторым входом четвертого блока эле- - 3р с первым входом шестого элемента И, ментов И и через элемент задержки с выход которого соед нен с. Вос вы вторым входом третьего блока элементов ходом блока управления, .вторые вхо»»

И, девятый выход блоха управления сое- первого, пятого и шестого элементов И динен с втоРыми вход™и пеРвого и пЯто- соединены с первым входом блока управ го блоков элементов И и с инверсным ления четвертый вход блока управления

l входом втоРого блока элементов И,-пер- соединен с первым входом седьмого элевый и десЯтый выходы блока УпРавлениЯ мента И, выход которого соединен с втосоединены с первым H вторым входами рым входом третьего элемента ИЛИ через элемента ИЛИ, выход которого соединен .в рой лемент задержки — с третьим с втоРым входом втоРого блока элементов входом первого элемента ИЛИ и через

И, одиннадпатый тРетий, шестой и питый тре гий элемент задержк » - с четвертым выходы блока управления соединены соотг- выходом блока -управления; второй прямой ветственно с первым»вторым тРетьим и вход второго элемента И соединен с

) ч . тверть»м управляюп»ими Входами блока вторым входом блока у»ц авления, вторым контролЯ, пеРвый второй, тРетий, четвеР- и TpeTbHM входами соответственно седь45 тый и пЯтый Управлиющяе входы Устройст- мого и первого элементов Н, второй ва соединены соответственно с четвеР» вход 6r»oêa управления соединен с единичтым, пятым, шестым, седьмым и вось- ным входом триггера режима, нулевой мым входами,, блока управления. ! к,. вход которого соединен с, третьйм входом, При этом блок управления содержит блока управления, единичнь»й выход тригтриггер режима, девять элементов И, . гера режима соединен с первым входом три элемента задержки, четыре элементе восьмого элемента И, выход которого

ИЛИ, счетчик и дешифратор, первый вы- соединен с третьим входом седьмого элеход которого соединен е девятым выходом менте И, с одиннадпатым выходом бло- блока управления и с первым входом - ка управления и с вторым входом второго. первого элемента ИЛИ,.выход которого элемента ИЛИ, нулевой выход триггера соединен с седьмым выходом блока уп- режима соединен> с первым входом девяравления, второй выход дешифратора сое- того элемента И, выход которого:соедидинен с вторым входом первого элемента нен с десятым выходом блока управления, 7 10О8 третьим прямым и третьим входами соответственно второго и четвертого элемен тов И, вторые входы восьмого и девятого элементов И соединены с первым входом блока управления.

Кроме того, блок формирования адреса содержит шифратор элемент ИЛИ, эле мент И, два блока элементов И и два счетчика, причем информационный вход блока формирования адреса соединен с первым входом первого блока элементов И, выход которого соединен с входом шифратора, выход которого соединен с установочным входом первого счетчика, выходы которого являются вторым выходом блока формирования адреса, пятый управляющий вход блока формирования адреса соединен с вторыми входами первого блока элементов И, четвертый и второй управляющие входы блока формирования 20 адреса соединены с входами элемента И, выход которого соединен с динамическим входом первого счетчика и через элемент ИЛИ - с динамическим входом второго счетчика, выход которого через вто- И рой блок элемента И соединен с первым выходом блока формирования адреса, первый управляющий вход блока формирования адреса соединен с вторыми входами второго блока элементов И, третий управ-30 ляющий вход блока соединен с вторым входом элемента ИЛИ, Блок контроля содержит узел контроля четности, блок элементов ИЛИ, три элемента ИЛИ, инвертор, три элемейта задержки четыре элемента И, два триггера, дешифратор и счетчик, выходы которого соединены с входами дешифратора, первый выхой которого через инвертор соединен с первым выходом блока контроля, второй вы- 40 ход дешифратора соединен соответственно, с первыми входами первого, второго и прямым входом третьего элементов И, первый и второй информационные входы блока контроля соединены с входами блока элементов ИЛИ, выход которого соединен с входом узла контроля четности, выход которого соединен соответственно с первым и инверсным входами четвертого и пятого элементов И, в ор " и третий уп 50 равлякнцие входы блока соединены с входами первого элемента ИЛИ, выход которого через первый элемент задержки соединен с вторым входом четвертого элемента И, выход которого соединен со счетным входом счетчика, выход которого соединен с входом дешифратора, выход первого элемента задержки через второй элемент задержки соединен соответствен741 8 но с прямым и вторым входами пятого и первого элементов И, выходы которых соединены с входами второго элемента

ИЛИ, выход которого соединен с входом установки в нуль счетчика, первый управляющий вход блока соединен соответст . венно с вторым и инверсным входами второ: о и третьего элементов И, выход второго элемента И соединен с первым вхо дом третьего элемента ИЛИ, второй вход которого соединен с выходом шестого элемента И, а выход — с единичным входом первого триггера, инверсный выход которого соединен с четвертым выходом.бло ка, выход третьего элемента И соединен с третьим выходом блока, со счетным вхо. дом второго триггера и с первым входом; шестого элемента И, второй вход которого через третий элемент задержки соединен с пятым выходом блока и прямым выходом второго триггера, вход которого соединен с четвертым управляющим входом блока, а инверсный выход - с вторым выходом блока.

На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг.2функциональная схема блока управления; на фиг. 3 — функциональная схема блока формирования адреса; на фиг. 4 - функциональная схема коммутатора; на фиг. 5 функциональная схема блока контроля; на фиг. 6 — функциональная схема арифметического блока.

Устройство (фиг. 1) содержит регистр

l адреса команд, регистр 2 адреса микро. команд, блок 3 формирования адреса, блок 4 управления, буферный регистр 5, блок .6 основной памяти, блок элементов

7 и 8, элемент ИЛИ 9, блок элементов

И 10, элемент 11 задержки, блоки эле» ментов ИЛИ 12 и 13, блок элементов

И 14, коммутатор 15, блок 16 управляющей памяти, буферный регистр 17, блок элементов И 18, арифметический блок 19 регистр 20 операнда, регистр 21 микрокоманд, буферный регистр 22, блок 23 контроля, первая группа входов 24 буферного регистра 1, адресные входы 25 блока основной памяти, выход 26 регистра адреса микрокоманд, второй выход 27 блока формирования адреса, первый выход 28 блока формирования адреса, первый 29, второй,30, третий 32, пятый 33 управляющие входы устройства, одиннадцатый 34, первый 35, третий 36, четвертый 37, пятый 38, второй 39, шестой 40, седьмой 41, девятый 42, десятый 43 восьмой 44 выходы блока управления, первый информационный вход 45

9 1008 коммутатор выходы 46-48 первого, второго и пятого блоков элементов И соответственно, первый 49, третий 50 и второй 51 выходы коммутатора соответсч венно информационный и адресный входы 52 и 53 блока управляющей памяти, выход 54 блока управляющей памяти, соответственно первый и второй выходы 55 и

56 регистра операнда, выход 57 регистра микрокоманд, выход 58 буферного ре- g 10 гистра 22, соответственно первый, второй, четвертый, третий пятый выходы 59-63 блока 23 контроля.

Блок 4 управления (фиг. 2) содержит триггер 64 режима элементы И 65-73, элементы 74-76 задержки, элементы

ИЛИ 77-80, счетчик 81идешифратора 82, соответственно пятый, третий, второй, первый и четвертый выходы 83-87 дешифра тора.

Блок 3 формирования адреса (фиг. 3) содержит первый блок элементов И .88, элемент И 89 второй бпок элементов И 90, эпемент ИЛИ 91, первый и второй счетчики 92 н 93, шифратор 94 динамические входы 95 и 96 первого и второ. го счетчиков, установочный вход 97 пер-i вого счетчика 92.

Коммутатор 15 (фиг. 4) содержит ояоки элементов. И 98 104 и блок э,цементов ИЛИ 105.

Блок 23 контроля (фиг. 5) содержит блок элементов ИЛИ 106, элементы

ИЛИ 107-109 узел 110 контропя четности, элементы И 111-116, элементы

117-119 задержки триггеры 120 и 121,И

) дешифратор 122, инвертор 123 и счетчик 124, выход 125 уэпа контропя четности, выход 126 элемента задержки, первый, второй выходы 127 и 128 дешифратора 122, вход 129 установки счетчика 124 в нуль.

Арифметический блок 19 (фиг. 6) содержит регистр 130 и сумматор, 131 °

Устройство может работать в режиме перег1иси микропрограммы из блока 6 45 основной памяти в бпок 16 управпяюшей памяти в рабочем режиме и режиме вос становления.

В исходном состоянии все регистры установлены в нуль, на выходах 59-61 0 блока 23 контроля сигналы имеют единичное значение, на остальных его выходах и на всех выходах блока 4 управления- нулевое, на вход 30 подаются импульсы переписи, на вход 3 1 - тактовые импупьсы рабочей частоты.

Режим. переписи задается сигналом на входе 30 блока 4 управления. При подаче на его вход 29 сигнала, расширяющего /

741 10 функционирование устройства, на выходах

34 и 35 блока 4 формируется сигнал, а на выход 36 подаются импульсы переписи. По сигналу на. вйходе 35 коммутатор 15 подключает группу входов

45 к группе выходов 50, образуя цепь для подачи информации из блока 6 основной памяти на группу информационных входов 52 блока 16 управпяюшей памяти, По этому сигналу группа выходов 26 ре гистра 2 адреса макрокоманд через блок элементов И 8 подключается к группе адресных входов 53 этого блока.

При подаче импульса переписи с выхода 36 блока 4 управления иэ блока 3 формирования адреса через выход 27 в буферный регистр 5 записывается адрес начальной ячейки основной памяти, в которой хранится начальная мнкрокоманда перепн сываемой микропрограммы, а через вы;ход 28 в регистр 2 заИлсывается адрес той ячейки управляющей памяти, в которую эта макрокоманда будет записана.. Зтим же импульсом микрокоманда считывется из блока 6 основной памяти и через группу выходов 50 коммутатора 15 подается на группу информационных входов

52 блока 16 управляющей памяти и на группу входов блока 23 контроля, который стробируется этим же ймпульсом н осуществляется контроль микрокоманды.

По сигналу записи, подаваемому из блока 4 управления на выход 41 блока

16 управляющей памяти, осуществляется запись в него информации с группы входов 52, по адресу, поданному на группу входов 53 иэ регистра 2.

Затем блок 23 контроля формирует результат контроля микрокоменды.

При отсутствии в ней искажений сигналы на его выходах не иэменаютса. Поэтому при поступлении сигнала с выхода

37 блока 4 управлениа в блохе 3 формирования адреса формируются адреса спеI дуюших ячеек основной и управпяюшей памяти, При поступлении очередного импупь са переписи устройство работает анапогично, осушествпяется перепись спедуюшей ми кроко манды, При наличия искажений в переписываемой микрокоманде сигнал на выходе 59 блока 23 контроля принимает нулевое . значение, вследствие чего в блоке 3 формирования адреса ячеек основной и управляющей памяти, сформированные перед переписью - микрокоманды, остаются прежними. Поэтому при поступлении очередного иьЛтуиьса переписи осулествлаетСя повторное! считывание этой микро11 10087 команды и запись ее в ту же ячейку управляющей памяти, что и в предыдушем такте, Если при этом искажений в микро фсоманде не будет обнаруженно, то сигнал на выходе 59 блока 23 контроля принимает единичное значение, в блоке 3 формирования адреса формируются адреса следующих ячеек основной и управляющей памяти, вследствие чего устройство переходит к переписи последуюших микрокоманд. 0

Если же при повторной переписи в микрокоманде будут вновь обнаружены искажения, то ее перепись повторяется, Как только количество повторений переписи превысит допустимое значение, заданное в блоке 23 контроля и позволяющее сделать вывод о том, что причиной искажений является не сбой, а устойчивый отказ в блоке 6 основной памяти или в цепях передачи информации из этого блока, то 20 на выходе 61 блока 23 контроля сигнал принимает нулевое значение, фиксируя отказ. Поэтому запрещается подача импульсов переписи из блока 4. управления, вследствие чего перепись микропрограммы 5 прехращается.

По окончании переписи микропрограммы на вход 29 блока 4 управления подается нулевой сигнал. При этом подача импульсов переписи на его выход . 36 прекра- Зо щается, а в блоке 3 формирования адреса запоминается адрес ячейки управляющей памяти, следующей за той, в которую была записана конечная микрокоманде микропрограммы. Кроме того, при этом сигналы на выходах 34 и 35 принимают нулевые значения, запирая блок элементов

И 8 и производя в коммутаторе 15 отключение группы входов 45 от группы выходов 50, подключая их к группе выхо-, дов 49.

В рабочем режиме устройство осуществляет выполнение команд по микропрограмме, записанной в блоке 16 управляющей памяти. Рабочий режим задается сигналом на входе.31 блока 4 управления. При подаче на вход 29 сигнала, разрешающего функционирование устройства, на выходе 43 блока 4 управления формируется постоянный сигнал, по которому от50 пирается блок элементов И 8, подключая группу выходов 26 регистра 2 адреса микрокоманд к группе адресных входов

53 блока 16 управляющей памяти.

Из регистра 1 адреса команд в буферный регистр 5 подается адрес команды и осуществляется ее считывание из блока 6 основной памяти. Команда с группы входов 45 блока подается через

41 12 группу выходов 49 коммутатора 15 в арифметический блок 19. C группы выходов 51 коммутатора 15 на регистР 2 поступает адрес начальной микрокоманды чой микропрограммы, которая соответствует этой команде. Из регистра 2 этот адрес поступает через блок элементов

И 8 . а группу адресных входов 53 блока 16 управляющей памяти, С приходом тактового импульса на вход ЗЗ блока 4 управления на его выходе 40 формируется сигнал, хоторый,. поступая на выход 40 блока 16 управляющей памяти, осуществляет считывание нанегомикрокоманды. С группы выходов

54 этого блока михрокоманда поступает в регистр 21 микрокоманд и в блок

23 контроля, который стробируется сигналом с выхода 40 блока 4 управления и осушествпяет контроль микрокоманды.

Одновременно со считыванием подается сигнал на выход 44 блока 4 управления, по которому содержимое регистра

17 переписывается в регистр 22, а затем из регистра 2 в регистр 17 записывается адрес считываемой микрокоманды.

При отсутствии искажений в считанной микрокоманде сигналы на выходах блока 23 контроля не изменяются. По импульсу на выходе 39 блока 4 управления срабатывает коммутатор 15, по давая из регистра; 21 через группу выходов 49 на арифметический блок 19 содержимое поля микроопераций считанной микрокоманды, а через группу выходов 51 на регистр 2 — адрес следующей микрокоманды, модифицированный сигналами с группы выходов 56 регистра

20 операнда.

Считывание следующей микрокоманды из блоха 16 управляющей памяти осуществляется аналогично по приходу очередного тактового импульса на вход 33 блока 4 управления. При этом к моменту начала ее считыванияврегистре 17всегда будет установлен адрес предшествовавшей ей микрокоманды.

Если блок 23 контроля обнаружит искажения в считанной микрокоманде, то сигнал на его выходе 59 принимает нулевое значение, вследствие чего запрещает