Устройство для контроля переписи информации перезагружаемой управляющей памяти процессора

Устройство для контроля переписи информации перезагружаемой управляющей памяти процессора

Иллюстрации

Показать все

Реферат

 

1. .УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПЕРЕПИСИ ИНФОРМАЦИИ ПЕРЕЗАГРУЖАЕМОЙ УПРАВЛЯЮЩЕЙ ПАМЯТИ ПРОЦЕССОРА, содержащее сдвигающий регистр, регистр данных и блок управления, причем первый выход сдвигающего регистра соединен с первым входом блока управления, первый выход которого соединен с информационным входом регистра данных, отличающееся тем, что, с целью повышения достоверности, в него введены блок выделения команды,блок анализа лишнегобита,блок повторного считывания и блок проверки и определения номера байта, причем второй выход блока управления соединен с первыми входами блока повторного считывания, блока анализа лишнего бита и блока проверки и определения номера байта, первый, второй и третий выходы которого соединены соответственно с вторым , третьим входами блока повтор;ного считывания и с первым входом яблока выделения команды, первый. второй и третий выходы которого соединены соответственно с информационным выходом устройства,с вторым входом блока проверки и определения номере байта и управляющим входом регистра данных, управляющий и информационный выходы которого соединены соответственно с вторым и третьим входами блока выделения команды, четвертый , пятый и шестой входы которого соединены соответственно с третьим, четвертым и первым выходами блока управления, пятый, шестой, и седьмой выходы которого соединены соответственно с вторым, третьим и четвертым входами блока анализа лишнего бита, (Л первый, второй и третий выходы которого соединены соответственно с четвертым входом блока повторного считывания, входом сдвигающего, регистра и вторым входом блока управления , восьмой выход которого соединен с третьим входом блока проверки и определения номера байта и седьмым в5содом блока выделения команды, восьмой вход которого сооо единен с управляющим входом устройства и с четвертым входом блока про4 верки и определения номера байта, О5 пятый вход которого соединен с вторым выходом сдвигающего регистра, информационный и сбросовый входы устройства соединены соответственно с пятым входом блока анализа лишнего бита и с пятым входом блока повторного считывания, первый, второй ,и третий выходы которого соединены соответственно с первым и вторым управляющими выходами устройства и с третьим входом блока управления.

СОКИ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЯИН

G 06 F 1У16

OllHCAHHE ИЗОБРЕТЕНИЯ

Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3283181/18-24 (22) 22.04.81 (46) 30.03.83. Бюл. и 12 (72) В. И. Кардаш, В. Ф. Гребнева и Г. A. Иванов (53) 684.326 7(088 8) (56 ) 1. Экплуатационная надежность

ИБМ-360. Кибернетический сЬ., вып.1, M., "Мир", 1965.

2. Каган Б. М. Электронные вычислительные машины и системы, М., "Энергия",1979, с. 443-447.

3. .Патент Великобритании

М 1258972,кл.64А,опублик.1969(прототип) (54) (97) 1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПЕРЕПИСИ ИНФОРМАЦИИ ПЕРЕЗАГРУЖАЕМОЙ УПРАВЛЯЮЩЕЙ ПАМЯТИ ПРОЦЕССОРА, содержащее сдвигающий регистр, регистр данных и блок управления, причем первый выход сдвигающего регистра соединен с первым входом блока управления, первый выход которого соединен с информационным входом регистра данных, о т л ич а ю щ е е с я тем, что, с целью повышения достоверности, в него введены блок выделения команды,блоканалиэа лишнегобита,блок повторного считывания и блок проверки и определения номера байта, причем второй выход Ьлока управления соединен с первыми входами блока повторного считывания, блока анализа лишнего Ьита и блока проверки и определения номера Ьайта, первый, второй и третий выходы которого соединены соответственно с вторым, третьим входами блока повтор:,ного считывания и с первым входом блока выделения команды, первый, „Я0„„1008746 А второй и третий выходы которого соединены соответственно с информационным выходом устройства,с вторым входом блока проверки и опре. деления номера байта и управляющим входом регистра данных, управляющий и информационный выходы которого соединены соответственно с вторым и -третьим входами блока выделения команды, четвертый, пятый и шестой входы которого соединены соответственно с третьим, четвертым и первым выходами блока управления, пятый, шестой, и седьмой выходы которого соединены соответственно с вторым, третьим и четвертым Ф входами блока анализа лишнего бита, @ первый, второй и третий выходы которого соединены соответственно с четвертым входом блока ловторного считывания, входом сдвигающего регистра и вторым входом Ьлока управления, восьмой выход которого соединен с третьим входом блока проверки .и определения номера бай- ( та и седьмым входом блока выделения команды, восьмой вход которого со",я} единен с управляющим входом устройства и с четвертым входом блока про- р, верки и определения номера байта, пятый вход которого соединен с вторым выходом сдвигающего регистра, информационный и сбросовый входы устройства соединены соответственно с пятым входом блока анализа лишнего,фЬ

Ьита и с пятым входом блока повторного считывания, первый, второй;и третий выходы которого соединены соответственно с первым и вторым управляецими выходами устройства и с третьим входом блока управления.

100874б

2. Устройство по и, 1, о т л ич а ю щ е е с я тем, что блок управления содержит первый и второй элементы И, элемент НЕ, генератор импульсов, синхронизатор, триггер стартового бита и селектор, причем выходы селектора, первого элемента И, сбросовый выход синхронизатора, первый и второй выходы синхронизатора являются соответственно первым, вторым, третьим, четвертым и пятым выходами блока, первый и второй входы блока соединены соответственно с первым .входом второго элемента И через элемент

НЕ и первым входом синхронизатора, третий вход блока соединен с информационным входом селектора и информационным входом триггера стартового бита, выход которого соединен с первым входом первого элемента И, шестым выходом Ьлока и вторым входом второго элемента И, выход которого соединен с управляющим входом селектора и является седь. мым выходом блока, восьмой выход

Ьлока соединен с выходом генератора импульсов и вторым входом синхронизатора, третий выход которого соединен со сЬросовым входом триггера стартового бита, синхронизирующий вход которого соединен с вторым входом первого элемента И и четBePTblM B ixO HX OH 3 Top, ВТо рой выход которого соединен с трет ьим входом второго элемента И.

3. Устройство по и. 1, о т.,л ич а ю щ е е с я тем, что блок выделения команды содержит регистр команд, мультиплексор, триггер приема команды, триггер кбмандного Ьайта, триггер конца команды, дешифратор,. причем выход мультиплексора, первый и второй выходы дешифратора являются соответственно первым, вторым и третьим выходами блока, первый, второй, третий, четвертый, пятый и шестой входы Ьлока соединены соответственно со сбросовым входом триггера командного байта, синхронизирующим входом триггера командйого Ьайта, первым, вторым информационными входами мультиплексора, первым. входом триггера конца коман,ды и управляющим входом мультиплексора, третий информационный вход которого соединен с седьмым входом блока и информационным входом регистра команд, восьмой вход блока соединен с синхронизирующим входом триггера приема команды, инверсный выход которого соединен с информационным входом триггера командного байта и вторым входом триггера конца команды, выход которого соединен со сбросовым входом триггера приема команды, прямой выход которого соединен с третьим входом триггера конца команды, четвертый вход которого:.соединен с третьим выходом дешифратора, вход которого соединен с четвертым информационным входом мультиплексора и с выходом регистра команд, управляющий вход которого соединен с информационным входом триггера приема команды и с выходом триггера командного байта.

4. Устройство по и.1, о т л и ч а ю щ е е с я тем, что блок анализа лишнего бита содержит первый и второй триггеры, триггер лишнего бита, триггер проверки, счетчик

1 импульсов, первый и второй элементы

ИЛИ, элемент НЕ, первый, второй, третий, четвертый и пятый элементы

И, причем выходы пятого элемента

И, первого элемента ИЛИ и первый выход счетчика импульсов являются соответственно первым, вторым и третьим выходами Ьлока, первый, второй и третий входы Ьлока соединены соответственно ci первым входом четвертого элемента И, со сбросовым входом триггера лишнего бита и первым входом пятого элемента И, который также соединен с вторым входом четвертого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом триггера лишйего бита, первый вход кото-, рого соединен с первым входом первого триггера, вторым входом пятого элемента И, четвертым входом блока и входом элемента НЕ, выход которого соединен с третьим входом четвертого элемента И и с первым вхо дом триггера проверки, выход и второй вход которого соединены соответственно с вторым входом триггера лишнего бита и с вторым выходом счетчика импульсов, третий и четвертый выходы которого соединены соответственно с вторым входом первого триггера и первым входом второго триггера, второй вход которого соединен с пятым выходом счетчика импульсов и с третьим входом первого триггера, 08746

10 прямой выход которого соединен с третьим входом второго триггера и первым входом первого элемента И, вы. ход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с первым входом счетчика импульсов, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен .с инверсным выходом первого триггера и четвертым входом второго триггера, инверсный и прямой выходы которого соединены соответственно с вто- . рым входом второго элемента И и первым входом третьего элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, пятый вход блока соединен с третьим входом второго элемента И, вторыми входами первого и третьего элементов

И, четвертым входом первого триггера и пятым входом второго триггера, сЬросовый вход триггера проверки соединен с вторым входом первого триггера, 5. Устройство по и. 1, о т л и.ч а ю щ е е с я тем, что Ьлок повторного считывания содержит триггер повтора и триггер останова, счет1 чик повторений, элемент И, первый и второй элементы ИЛИ, элемент НЕ, причем выходы триггера останова и элемента И являются соответственно первым и вторым выходами блока, первый, второй, третий и четвертый входы блока соединены соответственно со сбросовым входом триггера повтора, первым входом первого элемента

ИЛИ, вторым входом первого элемента

ИЛИ и с первым входом второго элемента ИЛИ, выход которого соединен с установочным входом триггера останова, сЬросовый вход которого соединен с пятым входом Ьлока и сЬросовым входом счетчика повторений, выход которого соединен с вторым входом второго элемента ИЛИ и с первым входом элемента И через элемент НЕ, вто. рой вход элемента И соединен с выхо.дом триггера повтора, установочный вход которого соединен с третьим вы ходом блока, выходом первого элемен-! та ИЛИ и со счетным входом счетчика повторений.

6. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок проверки и определения номера байта содержит элемент ИЛИ, элемент И, первый и второй сумматоры по модулю два, триггер ошибки счета и счетчик байтов, причем выходы элемента ИЛИ и второго сумматора по модулю два являются соответственно первым и вторым выходами Ьлока, первый, второй, третий и четвертый входы блока соединены соответственно со счетным входом счетчика байтов, первыми входами элемента И, второго сумматора по модулю два и первого сумматора по модулю два, выход „которого соединен с вторым входом элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом триггера ошибки счета, сбросовый вход которого соединен с пятым входом блока и со сбро- " совым входом счетчика байтов, первый, второй и третий выходы которого соединены соответственно с установоч. ным входом триггера ошибки счета, вторым входом первого сумматора по модулю два и вторым входом второго сумматора по модулю два, подключенным к третьему выходу блока.

1О l

Изобретение относится к вычислительной технике и может быть применено в процессорах и устройствах, использующих микропрограммный принцип работы и перезагружаемую с помощью пультового накопителя управляющую память.

Известно устройство для контроля неисправностей с помощью тестов, находящихся во внешних запоминающих устройствах. При этом группа тестов, обнаруживающих неисправность, считывается через канал в оперативное запоминающее устройство, и llocледующими действиями центрального процессора управляет специальная дополнительная схема, которая предназначена для проверки машины на примерах этих тестов $ 1).

Недостатком указанного устройства является наличие лишь стандарт ных видов контроля (по паритету, 3 10087 конт рол ьное суммирование), которые не позволяют переписывать s память информацию с высокой достоверностью, так как значительная часть системы (канал, оперативнов запоминающее устройство, дополнительные схемы), необходимая для переписи информации в память, не должна вносить ошибку, что s дейст-

1вительности не всегда имеет место. 1в

Все это осложняет контроль и требует оЬслуживающего персонала высо- кой квалификации.

Известно устройство для контроля и диагностики процессора, использующее метод раскрутки, позволяющий использовать микропрограммная управление для диагностики неисправностей. При проверке исправности оборудования этапу микродиагностики 20 предшествует подготовительный этап, которым управляет оператор с пульта машины.

В устройство входит включаемая с пульта процессора диагностическая 15 аппаратура: сдвиговый регистр, счет чик адреса и схема управления, обес- печивающие проверку некоторой области памяти в режимах . записи, считывания О (1); селекторный канал (который предварительно не проверяется), запоминающее устройство на магнитной ленте с записанными на ней тестами,и специальный регистр для кодов тестовых операций. Дальше

35 процесс контроля и диагностики процессора на базе этого оборудования про-. текает автоматически по методу раскрутки (2 ).

Одним из недостатков устройства является значительный объем непроверяемого оборудования, используемый в. качестве диагностического ядра (канал, память, диагностическая аппаратура), вторым — необходимость

45 участия человека с достаточно высокой квалификацией для проверки и наладки ядра. Кроме того, загружаемые диагностические тесты не имеют специального контроля, а контролируются стандартной аппаратурой по паритету (так как используются общие средства для загрузки и память).

НаиЬолее Ьлизким к предлагаемому является устройство для контроля и диагностики неисправностей процессора, включающее блок сдвигающего регистра, вентили для приема байта, однобайтовый регистр, дешифратор и

46 . 4 блок регистра данных, содержащий трехЬайтовый регистр и логику управления.

Устройство позволяет диагностировать центральный процессор и загружать микропрограммы в перезагружаемую управляющую память посредством ввода управляющей информации и данных через блок сдвигающего реги. стра и блок регистра данных. С помощью управляющего регистра процессора производится .воздействие на различные контролируемые элементы процессора и результат воздействия за-, писывается в память для последующе- го анализа L3).

Недостатком известного устройства является отсутствие специальных видов контроля, контролирующих расположение информации на носителе и перепись в перезагружаемую управляющую память с высокой достоверностью, Известно, что уменьшить потери от сбоев и отказов, порождающих ошибки, можно, предотвратив распространение ошибки в вычислительном процессе, так как в противном случае усложняется и удлиняется процедура проверки правильности работы и определение неисправностей.

Для этого необходимо обнаружить появление ошибки возможно ближе к моменту ее возникновения.

Используемый в устройстве контроль, включающий только контроль по паритету, не позволяет с высокой достоверностью контролировать процессор и вводимую в него информацию.

Цель изобретения — повышение достоверности °

Поставленная цель достигается тем, что в устройство, содержащее сдвигающий регистр, регистр данных и блок управления, причем первый выход сдвигающего регистра соединен с первым входом блока управления, первый выход которого соединен с информационным входом регистра данных, дополнительно введены блок выделенйя команды блок анализа лишнего бита, блок повторного считывания и блок проверки и определения номера

Ьайта, причем второй выход блока управления соединен с первыми входами Ьлока повторного считывания, блока анализа лишнего бита и блока про1 верки и определения номера байта, первый, второй и третий выходы кото-.

1008746 6 рого соединены соответственно с вто- рым, третьим входами блока повторного считывания и с первым входом блока выделения команды, первый, второй и третий выходы которого сое- 5 динены соответственно с информационным входом устройства, с вторым входом Ьлока проверки и определения номера байта и управляющим входом регистра данных, управляющий и информационный выходы которого соединены соответственно с вторым и третьим . входами блока выделения команды, четвертый, пятый и шестой входы которого соединены соответственно с третьим, четвертым и первым выходами блока управления, пятый," шестой и седь, мс,й выходы которого соединены со» ответственно с вторым, третьим и четвертым входами блока анализа лишнего бита, первый, второй и третий выходы которого соединены соответственно с четвертым входом блока повторного считывания, входом сдвигающего регистра и вторым входом блока 25 управления, восьмой выход которого соединен с третьим входом блока проверки и определения номера байта и седьмым входом блока выделения команды, восьмой вход которого соеди- Зо нен с управляющим входом устройства и с четвертым входом блока проверки и определения номера байта, пятый вход которого соединен с вторым выходом сдвигающего регистра,- информационный и сбросовый входы устроиства соединены соответственно с пятым входом блока анализа лишнего бита и с пятым входом блока повторного считывания, первый, второй и третий выходы которого соединены соответственно с первым и вторым управляющими выходами устройства и с третьим входом блока управления.

Блок управления содержит первый и второй элементы И, элемент НЕ, генератор импульсов, синхронизатор, триггер стартового бита и селектору причем выходы селектора,первого элемента И, сбросовый выход синхронизатора, первый и второй выходы синхронизатора являются соответственно первым, вторым, третьим, четвертым,и пятым выходами блока, первый и второй. входы блока соединены соответственно с первым вхо55 дом второго элемента И через элемент

НЕ и первым входом синхронизатора, третий вход блока соединен с информационным входом селектора и информационным входом триггера стартового бита, выход которого со- .. единен с первым входом первого элемента И, шестым выходом блока и вторым входом .второго элемента И, выход которого соединен с управляющим входом селектора и является седьмым выходом блока, восьмой выход блока соединен с выходом ге" . нератора импульсов и вторым входом синхронизатора, третий выход которого соединен со сЬросовым входом триггера, старте".ого бита, синхронизирующий вход которого соединен с вторым входом первого элемента И и четвертым выходом синхронизатора, второй выход которого соединен с третьим входом второго элемента И.

Блок выделения команды содержит. регистр команд, мультиплексор, триггер. приема команды, триггер командного байта, триггер конца-ко, манды, дешифратор, причем выход мультиплексора, первый и второй выходы дешифратора являются соответственно первым, вторым и треть.им выходами блока, первый, второй, третий, четвертый, пятый и вестой входы блока соединены соответственно со сбросовым входом триггера командного байта, синхронизирующим входом триггера командного баита, первым, вторым информационными входами мультиплексора, первым входом триггера конца команды и управляющим входом мультиплексора, третий информационный вход которого соединен с седьмым входом блока и информационным входом регистра команд, восьмой вход блока соединен с синхронизирующим входом триггера приема команды, инверсный выход которого соединен с информационным входом триггера командного .байта и вторым входом триггера конца команды, выход которого соединен со сбросовым входом триггера приема команды, прямой .выход которого соединен с третьим входом триггера конца команды,,четвертый вход которого соединен с третьим выходом дешифратора, вход которого соединен с четверым информационным входом мультиплексора и с выходом регистра команд, управляющий вход которого соединен с информационным входом триггера приема команды и с выходом триггера командного байта. 8

1008746

При этом блок. анализа лишнего бита содержит первый и второй триг-, геры, триггер лишнего бита, триггер проверки, счетчик импульсов, первый и второй элементы ИЛИ, элемент НЕ; $ первый., второй, третий, четвертый и пятый элементы.И, причем выходы пятого элемента И,"первого элемента

ИЛИ и первый выход счетчика импульсов являются соответственно первым, вторым и третьим выходами блока, первый., второй и третий вхоДы блока соединены соответственно с первым входом четвертого элемента И, который также соединен с вторым входом четвер.13

toro элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом триггера лишнего бита, первый вход которого соединен 20 с первым входом первого триггера, вторым входом пятого элемента И, четвертым входом блока и входом элемента НЕ, выход которого соединен с .третьим входом четвертого элемента И 5, и с первым входом триггера проверки, выход и второй вход которого соединены соответственно с вторым входом ,триггера лишнего бита и .с вторым выходом счетчика импульсов, третий и30 четвертый выходы которого соединены соответственно с вторым входом первого триггера и первым входом второго триггера, второй вход которого соединен с пятым выходом счетчика импульсов и с третьим входом первого триггера, прямой выход которого соединен с третьим входом второго триггера и первым входом первого элемента И, выход которого соединен с первым входом второго элемента

ИЛИ,выход которого соединен с первым входом счетчика импульсов, второй . вход которого соединен с выходом второго элемента И, первый вход ко- 43 торого соединен с инверсным выходом первого триггера и четвертым входом второго триггера, инверсный и прямой выходы которого соединены соответственно с вторым входом второго элемента И и первым входом третьего. элемента И, выход которого соединен с вторым входом второго элемента

ИЛИ, пятый вход блока соединен с третьим входом второго элемента И, вторыми входами первого и третьего элементов И, четвертым входом первого триггера и пятым входом второго триггера, сбросоеый вход триггера

L проверки соединен с вторым входом первого триггера.

Кроме того, Ьлок повторного считывания содержит триггер повтора и триггер, останова, счетчик повторений, элемент И, первый и второй элементы ИЛИ, элемент НЕ, причем выходы триггера останова и элемента И являются соответственно первым и вторым выходами Ьлока, первый, второй, третий, четвертый входы блока соединены соответственно со сбросовым входом триггера повтрра., первым входом первого элемента ИЛИ, вторым

)входом первого элемента ИЛИ и первым входом второго элемента ИЛИ, выход которого соединен с установочным входом триггера останова, сбросовый вход которого соединен с пятым входом блока и сбросовым входом счетчика повторений, выход которого соединен с. вторым входом второго элемента ИЛИ и с первым входом элемента И через, элемент НЕ, второй вход элемента

И соединен с выходом триггера повтора, установочный вход которого соедйнен с третьим выходом блока, выходом первого элемента ИЛИ и со счетным входом счетчика повторений.

Блок проверки и определения номера байта содержит элемент ИЛИ. элемент И, первый и второй сумматоры по модулю два, триггер ошибки счета и счетчик байтов, причем выходы элемента ИЛИ и второго сумматора по модулю два являются соответственно первым и вторым выходами блока, первый, второй, третий и четвертый входы блока соединены соответственно со счетным входом счетчика байтов, первыми входами элемента И, второго. сумматора по модулю два и первого сумматора по модулю два, выход которого соединен с вторым входом. элемента И, выход которого соединен .с первым входом элемента ИЛИ, второй вход которого соединен с выходом триггера ошибки счета, сбросовый вход которого соединен с пятым входом блока и со сбросовым входом счетчика байтов, первый, второй и третий выходы которого соединены соответственно с установочным .входом триггера ошибки счета, вторым входом первого сумматора по модулю два и вторым входом второго сумматора по модулю два подключенным к третьему выходу блока.

9 100874

На фиг. 1 приведена структурная схема устройства для контроля пере-. писи информации перезагружаемой управляющей памяти процессора; на фиг. 2 - функциональная схема блока управления; на фиг. 3 - то же, блока выделения команды; на фиг. 4 - то же, блока анализа лишнего бита; на фиг. 5 - то же, блока повторного считывания ; на фиг. 6 — то же, 1О блока проверки и определения номера байта.

Устройство для контроля переписи информации перезагружаемой управляющей памяти процессора (фиг. 1) со- З держит сдвигающий регистр 1, регистр

2 данных,.блок 3 управления, . блок 4 выделения команды, блок 5 анализа лишнего бита, блок 6 повторного считывания и блок 7 проверки и опре- ze деления номера байта. Устройство содержит также информационный выход 8 устройства, первый управляющий выход устройства 9, второй управляющий выход 10 устройства, управляющий zs вход ll устройства, сбросовый вход

12 устройства, информационный вход

13 устройства.

Блок 3 управления (фиг. 2) содержит первый элемент И 14, второй элемент И 15, элемент HF 16 генератор 17 импульсов, синхронизатор 18, триггер 19 стартового бита, селектор

20. На фиг. 2 цифрами 5-7 обозначены номера блоков, с выходами которых соединены входы данного блока, а цифрами 2,4,6,5 и 7- номера бло ков, с которыми соединены выходы данного блока.

Блок 4 выделения команды (фиг.3) содержит регисто 21 команд, мультиплексор 22, триггер 23 приема команды, триггер 24 командного байта, триггер 25 конца команды, дешифра,тор 26 . На Фиг. 3 цифрами 2,3 и 7 обозначены номера блоков, с выходами .которых соединены входы данного блока, а цифрами 2,7 - номера блоков, с которыми соединены выходы данного блока.

Блок 5 анализа лишнего бита (фиг.4)

$0 содержит первый триггер 27, второй триггер 28, триггер 29 лишнего Ьита триггер 30 проверки, счетчик 31 импульсов, первый элемент ИЛИ 32, второй элемент ИЛИ 33, элемент. НЕ 34, первый элемент И 35, второй элемент

И 36, третий элемент И 37, четвертый элемент И 38, пятый элемент И 39.

6 10

На фиг. 4 цифрой 3 обозначен номер блока, с выходами которого соединены входы данного блока, а цифрами 1,3 и 6 — номера Ьлоков, с которыми соединены выходы данного. блока.

Блок 6 повторного считывания (фиг. 5) содержит триггер 40 повтора, триггер 41 останова, счетчик,.

42 повторений, элемент И 43, первый элемент ИЛИ 44, второй элемент ИЛИ 45. элемент НЕ 46. На фиг. 5 цифрами

3,5 и 7 обозначены номера блоков, с выходами которых соединены входы данного блока а цифрой 3 - номер блока, с которым соединен третий выход данного блока.

Блок 7 проверки и определения номера байта (фиг. 6) содержит элемент ИЛИ 47, элемент И 48, первый сумматор 49 по модулю два, второй сумматор 50 по модулю два, триггер

5 1 ошибки счета, счетчик 52 байтов.

На фиг. 6 цифрами 1,3 и 4 обозначены номера блоков, с выходами которых соединены входы данного блока, а цифрами 4 и 6 - номера блоков, с которь1ми соединены выходы данного

Ьлока, В устройстве для контроля переписи информации перезагружаемой управ. ляющей памяти процессора первый вы".îä сдвигающего регистра 1 соединен с первым входом Ьлока 3 управления, первый выход которого соеди.нен с информационным входом регистра 2 данных, причем второй выход блока 3 управления соединен с первыми входами блока 6 повторного считывания, блока 5 анализа лишнего бита и блока 7 проверки и определения номера байта, первый, второй и третий выходы которого соединены соответственно с вторым, третьим входами блока 6 повторного считывания и с первым входом блока 4 выделения команды, Первый, второй и третий выходы блока 4 выделения команды соединены соответственно с информационным выходом 8 устройства, с вторым входом блока 7 проверки и определения но-. мера байта и управляющим входом реги стра 2 данных. Управляющий и информационный выходы регистра 2 данных соединены соответственно с вторым и третьим входами блока 4 выделения команды, четвертый, пятый и шестой входы которого соединены соответственно с третьим, четвертым и первым выходами блока 3 управления. Пявторым входом первого элемента И 14: и четвертым выходом синхронизатора 18 второй выход которого соеди/ нен с третьим входом второго элемента И 15.

В блоке 4 выделения команды (фиг. 3) выход мультиплексора 22, первый и второй выходы дешифратора

26 являются соответственно первым, вторым и третьим выходами блока.

Четвертый, седьмой, третий, первый, второй и восьмой входы блока 4 выделения команды соединены соответственно со сЬросовым входом триггера 24 командного байта, синхронизирующим входом триггера 24 командного байта, первым, вторым информационными входами мультиплексора 22, первым входом триггера 25 конца команды, управляющим входом мультиплексора 22.

Третий информационный вход мультиплексора 22 соединен с шестым входом блока 4 выделения команды и информационным входом регистра 21 команд. Пятый вход блока 4 выделения команды соединен с синхронизирующим входом триггера 23 приема команды, инверсный выход которого соединен с информационным входом триггера 24 командного байта и вторым входом триггера 25 конца команды. Выход триггера 25 конца команды соединен со сбросовым входом триггера 23 приема команды, прямой выход которого соединен с третьим входом триггера. 25,конца команды, четвертый вход которого соединен с третьим выходом дешифратора 26, вход которого соединен с четвертым информационным входом мультиплексора 22 и с выходом регистра 21 команд, управ" ляющий вход которого соединен с информационным входом триггера 23 приема команды и с выходом триггера

24 командного байта.

В блоке 5 анализа лишнего бита (фиг. 4) выходы пятого элемента

И 39, первого элемента ИЛИ 32 и первый выход счетчика 31 импульсов являются соответственно вторым, первым и третьим выходами блока.

Четвертый, первый и второй входы блока.5 анализа лишнего Ьита соединены соответственно с первым входом четвертого элемента И 38, со сбросовым входом триггера 29 лишнего бита и первым входом пятого элемен-! та И 39, который также соединен со вторым входом четвертого элемента

ll 1008746

la тый, шестой и седьмой выходы блока 3 управления соединены соответстяенно с вторым„ третьим.и четвертым входами Ьлока 5 анализа лишнего бита, . первый, второй и третий выходы ко- $ торого соединены соответственно с четвертым входом блока 6 повторного считывания, входом сдвигающего регистра l и вторым входом блока 3 управления. Восьмой выход блока 3 управления соединен с третьим входом блока 7 проверки и определения номера байта .и седьмым входом блока

4 выделения команды, восьмой вход ксторого соединен с управляющим входом устройства 11 и с четвертым входом блока 7 проверки и определения номера байта, пятый вход которого соединен с вторым выходом сдвигающего регистра 1. Информаци- 20 онный 13 и сЬросовый 12 входы устройства соединены соответственно с пятым входом блока 5 анализа лишнего бита и с пятым входом Ьлока 6 повторного считывания, первый, второй и третий выходы которого соединены соответственно с первым 9 и вторым

10 управляющими выходами устройства и с третьим входом блока 3 управления. 30 .В блоке 3 управления (фиг.2) выходы селектора 20, первого эпемента

И 14, сбросовый выход синхронизатора 18, первый и второй выходы синхронизатора 18 являются соответственно первым, восьмым, вторым, третьим и пятым выходами блока. Третий и второй входы блока 3 управления соеди» нены соотаетственно с первым входом второго элемента И 15 через элемент 40

НЕ 16 и первым входом синхронизатора 18. Первый вход блока 3 управления соединен с информационным входом селектора 20 и информационным входом триггера 19 стартового бита, выход которого соединен с первым входом первого элемента И 14, седь-. мым выходом блока и вторым входом второго элемента И 15, Выход второго элемента И 15 соединен с управляющим

$0 входом селектора 20 и является четвертым выходом блока. Шестой выход блока 3 управления соединен с вмходом генератора 17 импульсов и вторым. входом синхронизатора 18, третий выход которого соединен со сбро$$ совым входом триггера 19 стартового бита. 6инхронизирующий вход тригге.ра 19 стартового бита соединен со

13 100

И 38, выход которого соединен с первым входом первого элемента ИЛИ 32 второй вход которого соединен с выходом триггера 29 лишнего бита.

Первый вход триггера 29 лишнего бита соединен с первым входом первого триггера 27, вторым входом пятого элемента И 39, пятым входом блока и входом элемента НЕ 34 .выход которого соединен с третьим входом четвертого элемента И 38 и с первым входом триггера 30 проверки. Выход и второй вход триггера 30 проверки соединены соответственно с вторым входом триггера 29 лишнего бита и с вторым. выходом счетчика 31 импульсов, третий и чет-вертый выходы которого соединены соответственно с вторым входом первого триггера 27 и первым входом второго триггера 28. Второй вход второго триггера 28 соединен с пятым выходом счетчика 31 импульсов и:с третьим входом первого триггера 27, прямой выход которого соединен с третьим входом второго триггера 28 и первым входом первого элемента И 35. Выход первого элемента И 35 соединен с первым входом второго элемента ИЛИ 33, выход которого соединен с первым входом счетчика 31 импульсов, второй вход которого соединен с выходом второго элемента И 36, первый вход которого соединен с инверсным выходом первого триггера 27, сбросовым входом триггера 30 проверки и четвертым входом второго триггера 28. Инверсный и прямой выходы второго триггера 28 соединены соответственно со вторым входом второго элемента И 36 и первым входом третьего элемента И 37, выход которого соединен с вторым входом второго элемента ИЛИ 33 . третий вход блока 5 анализа лишнего бита соединен с третьим входом второго элемента И 36, вторыми входами первого элемента И 35 и третьего элемента И 37, четвертым входом .первого триггера 27 и .пятым входом второго триггера 28.

В блоке 6 повторного считывания (фиг. 5) выходы триггера 41 останова и элемента И 43 являются соответственно вторым и первым выходами Ьлока. Первый, четвертый, второй и третий входы Ьлока 6 повторного считывания соединены соответственно . со сбросовым входом триггера 40

8746 14 повтора, первым входом первого элемента ИЛИ 44,вторым входом первого элемента ИЛИ 44 и первым входом второго элемента ИЛИ 45. Выход второго элемента ИЛИ 45 соединен с установочным входом триггера 41 останова, сбросовый вход которого соединен с пятым входом блока и сбросовым входом счетчика 42 повторений, выход которого соединен с вторым входом второго элемента ИЛИ 45 и с первым входом элемента И 43 через . элемент НЕ 46. Второй вход элемента

И 43 соединен с третьим выходом блоФ ка 6 повторного считывания, выходом первого элемента ИЛИ 44 и со счетным входом счетчика 42 повторений.

В блоке 7 проверки и определейия номера байта (фиг. 6) выходы

20 элемента ИЛИ 43 и второго сумматора

50 по модулю два являются соответственно первым и вторым выходами блока. Третий, второй, четвертый и пятый входы блока 7 проверки и

2Ю определения номера байта соединены соответственно со счетным входом счетчика 52 байтов, первыми входа- ми элемента И 48, второго сумматора 50 по модулю два и первого сумзо матора 49 по моду