Устройство для моделирования сетевого графика

Устройство для моделирования сетевого графика

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ СЕТЕВОГО ГРАФИКА, содержащее блок управления, генератор импульсов , блок формирования топологии, включающий пять элементов ИЛИ, четыре элемента И и элемент НЕ, и блок моделей ветвей по числу работ, каждая аз которых включает задатчики адресов, первый, второй и третий триггеры, элементы И, формирователь временных интервалов, эле . менты НЕ и элемент ИЛИ, причем выход первого задатчтлка адресов подключен к первому входу первого элемента И, выход которого соединен с первым входом формирователя временных интервалов, выход которого подключен ко входу первого триггера и к первому входу второго триггера , выход которого соединен с первым входом второго элемента И, выход второго з датчика адресов подключен к первЪму входу третьего элемента И, ко второму входу второго элемента И, к первым входам первого элемента НЕ и четвертого элемента И, выходы которых соединены соответственно с входами элемента ИЛИ, первый выход первого триггед)а подключен ко второму входу четвертого элемента И, выход второго элемента НЕ соединён со вторым входом третьего элемента И, выход которого подключен ко второму входу второго триггера, второй выход первого триггера соединен с вторым входом первого элемента И блока моделей ветвей по числу работ, в блоке формирования топологии выход первого элемента ИЛИ подключен ко лходу элемента НЕ и к первому входу первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен к входам первого и второго задатчиков адресов блока моделей ветвей по числу работ, выход (О С элемента НЕ блока формирования топологии соединен с первым входом второго элемента И блока формирования топологии, выход которого подключен ко второму входу формирователя временных интервалов блока моделей зветвей по числу работ, первый выход геР нератора импульсов соединен с вторым, входом второго элемента И блока формирования топологии, второй выход генератора импульсов подключен к второму входу первого элемента И блока формирования топологии и к первому входу блока управления, первый выход которого соединен со вторым входом второго элемента ИЛИ блока формирования топологии, выход третьего элемента И которого подключен к первому , входу третьего элемента ИЛИ, выход которого соединен со входом второго элемента НЕ блока моделей ветвей по числу работ, с третьим входом первого элемента И блока моделейветвей по числу работ и со вторым входом блока управления, второй выход которого подключен к первому входу четвертого элемента И блока формирования топологии ,- выход которого соединен с первым входом четвертого элемента ИЛИ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„2 7 А

9(Я) G 06 F 15 20

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ :

К ABTOPCHOIViV СВИДЕТЕЛЬСТВЪ 1 ко второму входу формирователя временных интервалов блока моделей вет(21) 3321300/18-24 (22) 24.07.81 (46) 15.04.83. Бюл. 9 14 (72) A,Ã.Äîäîíîâ, В.A.Êðàñíîâ, А,Н.Полонский, A.Н.Скороваров и

В.И.Шишмарев (71) Институт проблем моделирования в энергетике AH Украинской ССР и Опытное конструкторско-технологическое бюро с опытным производством

Института металлофизики AH Украинской CCP (53) 681.325 (088.8) (56) 1. Авторское свидетельство СССР

9 422082, кл. G 06 G 7/48, 1972.

2. Авторское свидетельство СССР

Р 608169, кл. G 06 G 7/122, 1975 (прототип). (54)(57) УСТРОИСТВО ДЛЯ МОДЕЛИРОВАНИЯ СЕТЕВОГО ГРАФИКА, содержащее блок управления, генератор импульсов, .блок формирования топологии, включающий пять элементов ИЛИ, четыре элемента И и элемент НЕ, и блок моделей ветвей по числу работ, каждая из которых включает задатчики адресов, первый, второй и третий триггеры, элементы И, формирователь временных интервалов, элементы НЕ и элемент ИЛИ, причем выход первого задатчика адресов подключен к первому входу первого элемента И, выход которого соединен с первым входом формирователя временных интервалов, выход которого .подключен ко входу первого триггера и к первому входу второго триггера, выход которого соединен с первым входом второго элемента И, выход второго зфдатчика адресов подключен к первому входу третьего эле-. мента И, ко второму входу второго элемента И, к первым входам первого элемента НЕ и четвертого элемента И,: выходы которых соединены соответственно с входами элемента ИЛИ, первый выход первого триггера подключен ко второму входу четвертого элемента И, выход второго элемента НЕ соединен со вторым входом третьего элемента И, выход которого подключен ко второму входу второго триггера, второй выход первого триггера соединен с вторым входом первого элемен та И блока моделей ветвей по числу работ, в блоке формирования топологии выход первого элемента ИЛИ подключен ко входу элемента НЕ и к первому входу первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен к входам первого и второго задатчиков адресов блока ф моделей ветвей по числу работ, выход элемента НЕ блока формирования топологии соединен с первым входом вто. рого элемента И блока формирования топологии, выход которого подключен вей по числу работ, первый выход re нератора импульсов соединен с вторым входом второго элемента И блока формирования топологии, второй выход генератора импульсов подключен к второму входу первого элемента И блока формирования топологии и к первому входу блока управления, первый выход которого соединен со вторым входом второго элемента ИЛИ блока формирования топологии, выход третьего -элемента И которого подключен к первому, входу третьего элемента ИЛИ, выход которого соединен со входом второго элемента НЕ блока моделей ветвей по числу работ, с третьим входоМ первого элемента И блока моделей ветвей по числу работ и со вторым входом блока управления, второй выход которого подключен к первому входу четвертого элемента И блока формирования топологии,.выход которого соединен с пер,вым входом четвертого элемента ИЛИ

1012267 блока формирования топологии, выход которого подключен к третьему входу второго элемента И блока моделей ветвей по числу работ и к третьему входу блока управления, третий ныход которого соединен со вторым входоы третьего элемента ИЛИ блока формирования топологии, четвертый выход блока управления подключен ко второму входу четвертого элемента ИЛИ блока формирования топологии, выход пятого элемента ИЛИ блока формирования топологии соединен со вторым входом четвертого элемента И блока формирования топологии, выход третьего триггера блока моделей ветвей по числу работ подключен к соответствующему входу первого элемента ИЛИ бло-ка формирования топологии, выход элемента ИЛИ блока моделей ветвей по числу работ соединен с соответствую.щим входом третьего элемента И блока формирования топологии, выход перного задатчика адресов соединен с первым входом пятого элемента И блока моделей ветвей по числу работ, выход которого подключен к соответствующему входу пятого элемента ИЛИ блока формирования топологии, о т л и,ч аю щ е е с я тем, что, с целью повышения коэффициента использования оборудования модели ветви, в каждую

Изобретение относится к электронному моделированию, н частности оно может быть использовано при построении специализированных вычислительных машин.

Известно устройство для моделирования сетевого графика, содержащее блок управления, генератор импульсов, блок формирования топологии и блок моделей ветвей по числу работ, каждая из которых содержит задат ° чики адресов, элементы И, инвертор, элемент ИЛИ, формирователь временных интервалов, триггеры, блок формирования топологии содержит элементы И, элементы ИЛИ, инвертор.)1), Недостатком устройства является невозможность определения конфигурации длиннейшего пути.

Наиболее близким по технической сущности к изобретению является устройство для моделирования сетевого графика, содержащее блок моделей ветвей, блок формирования топологии, блок управления, генератор импуль- . сов, каждая модель ветви содержит задатчики адресов, формирователь модель ветви введены дополнительные элементы ИЛИ, И и НЕ, выход третьего элемента HE подключен к первому входу дополнительного элемента И блока моделей ветвей по числу работ, выход которого соединен с первым входом третьего триггера блока моделей ветвей по числу работ, выход которого подключен ко второму входу пятого элемента И блока моделей ветвей по числу работ, выход второго элемента И блока моделей ветвей по числу работ соединен с первым входом дополнительного элемента ИЛИ блока моделей ветвей по числу работ, второй нход которого подключен к выходу формирователя временных интервалов блока моделей ветвей по числу работ., выход дополнительного элемента ИЛИ блока моделей ветвей по числу работ соединен со вторым входом третьего триггера блока моделей ветвей по числу работ, выход второго задатчика адресов блока моделей ветвей по числу работ подключен ко второму входу дополнительного элемента И блока моделей ветней по числу работ, выход четвертого элемента ИЛИ блока формирования топологии соединен с. входом дополнительного элемента НЕ блока моделей ветвей по числу работ.

1 временных ийтервалов, триггерьР, элементы И; элементы НЕ, элемент ЙЛИ, блок формирования топологии содержит элементы И,.элементы ИЛИ, элемент НЕ 2).

Недостатком данного устройства является низкий коэффициент использования оборудования модели ветви, 10 обусловленный тем, что для индикации состояния принадлежности ветви сетевого графика длиннейшему пути каждая модель ветви устройства содержит отдельный триггер, который блокируется н течение процесса определения величины длиннейшего пути и дерева максимальных путей сетевого графика. Между тем, непосредственно в процессе формирования конфигурации длиннейшего пути сетевого

20 графика триггер прерывания модели ветви не выполняет каких-либо Функций и его состояние не влияет на ход этого процесса, что создает возможноСть использования дайного

25,триггера в качестве элементаинди кации Принадлежности ветви длиннейшему пути.

1012267

Цель изобретения — повышение коэффициента использования оборудования модели ветви. Укаэанная цель достигается тем, что в устройство для моделирования сетевого графика, содержащее блок управления, генератор импульсов, блок формирования топологии, включающий пять элементов ИЛИ, четыре элемента И и элемент НЕ, и блок моделей ветвей по числу работ, каждая йз которых включает задатчики адресов, первый, второй,и третий триггеры, элементы И, Формирователь временных интервалов, элементы НЕ и элемент ИЛИ, причем выход первого задатчика адресов подключен к первбму входу первого элемента И, выход которого соединен с первым входом формирователя временных интервалов, выход которого подключен ко входу первого -триггера и к первому входу второго триггера, выход которого соединен с первым входом второго элемента И, выход второго задатчика адресов подключен к первому входу третьего элемента И, ко второму входу второго элемента И, к пИ эвым входам первого элемента НЕ и четвертого элемента И, выходы. которых соединены соответственно с. входами элемента ИЛИ, первый выход первого триггера подключен ко второму входу четвертого элемента И, выход второго элемента НЕ соединен со вторым входом третьего элемента И,выход которого подключен ко второму

: входу второго триггера, второй выход первого т уггера соединен с вторым входом первого элемента И блока моделей ветвей по числу работ, в блоке Формирования топологии выход первого элемента ИЛИ подключен ко входу элемента НЕ и к первому входу первого элемента И, выход которого соединен с первйм входом второго элемента ИЛИ, выход которого подключен к входам первого и второго задатчиков адресов блока моделей ветвей по числу работ, выход элемента НЕ блока формирования то пологии соединен с первым входом второго элемента И блока формирования топологии, выход которого подключен ко второму, входу формирователя временных интервалов блока моделей .ветвей по числу работ, первый выход генератора импульсов соединен с вторым входом второго элемента И блока .Формирования топологии, второй выход генератора импульсов подключен к второму входу первого элемента И блока формирования топологии и к первому входу блока управления, первый выход которого соединен со вторым входом второго элемента ИЛИ блока Формирования топологии, выход третьего элемента И которого подключен .к первому входу третьего элемента ИЛИ, выход которого соединен со входом второго элемента НЕ блока моделей ветвей по числу работ, с третьим вхо5 дом первого элемента И блока моделей ветвей по числу работ и со вторым входом блока управления, второй выход которого подключен к первому входу четвертого элемента И блока

>0 формирования топологии, выход кото ого соединен с первым входом четвертого элемента ИЛИ блока форми рования топологии, выход которого подключен к третьему входу второго элемента И блока моделей ветвей по числу работ и к третьему входу блока управления, третий выход которого соединен со вторым входом третьего элемента ИЛИ блока формирования топологии, четвертый выход блока управления подключен ко второму входу четвертого элемента ИЛИ блока формирования топологии, выход пятого элемента ИЛИ блока формирования топологии соединен со .вторым входом четвертого элемента И блока формирования топологии, выход а третьего триггера блока моделей ветвей по числу работ подключен к соответствующему входу первого элеЗО мента .ИЛИ блока формирования топологии, выход элемента ИЛИ блока моделей ветвей по числу работ соединен с соответствующим входом третьего элемента И блока формирования

35 топологии, выход первого задатчика адресов соединен с первым входом пятого элемента И блока моделей ветвей по числу работ, выход которого подключен к соответствующему вхо4п ду пятого элемента ИЛИ блока формирования топологии, в каждую модель ветви введены дополнительные элементы ИЛИ, И и НЕ, выход третьего элемента ЙЕ подключен к первому вхо45 ду дополнительного элемента И блока моделей ветвей по числу работ, выход которого соединен с первым входом третьего триггера блока мо-: делей ветвей по числу работ, выход которого подключен ко второму входу пятого элемента И блока моделей ветвей по числу работ, выход второго элемента И блока моделей ветвей по числу работ соединен с первым входом дополнительного элемента ИЛИ

55 блока моделей ветвей по числу работ, второй вход которого подключен к выходу формирователя временных интервалов блока моделей ветвей по числу работ, выхар дополни60 тельного элемента ИЛИ блока моделей ветвей по числу работ соединен со вторым входом третьего триггера блока мо,елей ветвей по числу работ, .выход второго задатчика адресов

65 блока моделей ветвей по числу работ

1012267 подключен ко второму входу дополнительного элемента И блока моделей ветвей по числу работ, выход четвер- того элемента ИЛИ блока формифования топологии соединен с входом дополнительного элемента НЕ блока мо- 5 делей ветвей по числу работ. Ha фиг. 1 приведена функциональная схема предложенного устройства; на фиг. 2 — одна из схем выполнения блока управления.

Устройство для .моделирования сетевого графика состоит из блока 1 моделей ветвей, блока 2 формирования топологии,. блока 3 управления и генератора 4 импульсов. 15

Каждая модель 1 ветви содержит задатчики 5-и б адресов, формирователь 7 временных интервалов, триггеры 8 — 10, .элементы И 11-16, элементы НЕ 17-19, элементы ИЛИ 20-21.

В качестве задатчиков 5 и б используются счетчики импульсов.

Блок 2 формирования топологии содержит элементы И 22-25, элементы ИЛИ

26-30, элемент НЕ 31.

Блок 2, соединенный с блоком 1 мо- делей ветвей, обеспечивает взаимодействие моделей ветвей сетевого гра- фика по временному принципу на основании адресов начального и конечного событий для каждой ветви,. занесенных в задатчики 5 и б. Блок 3 управления состоит из задатчиков 32 и 33 начального и конечного узлов сетевого графика соответственно, выполненных аналогично задатчикам 5 и б, 35 триггеров 34-36, элементов И 37-41 и элементов ИЛИ 42 и 43, входы и выходы блока управления 44-51.

Блок 3 управления предназначен для осуществления первоначального 40 запуска всего устройства и организации взаимосвязанной работы блоков устройства.

Устройство работает следующим образом. 45

Предварительно в задатчики 5 и б заносятся соответственно адреса начального и конечного узлов ветвей сетевого графика. В формирователи 7 временных интервалов заносятся длительности ветвей, а триггеры 8, 9 и 10 устанавливаются в состояние

"0" (соответствующие цепи не показ аны1 .

В блоке 3 управления предварительно в задатчики 32 и 33 заносятся соответственно адреса начального и конечного узлов сетевого графика, триггеры 34-36 устанавливаются в состояния "0". Для запуска всех моделей 1 ветвей на вход 51 блока 60

3 подается сигнал "Пуск", который устанавливает в состояния "1" триггеры 34 и 35. Последний через элемент 42 ИЛИ выдает разрешение на вход элемента И 37 и импульсы с ге- у нератора 4 t вход 50) через элемент И

37 начинают поступать на входы задатчиков 32 и 33. Импульсы также с выхода элемента И 37 проходят через элемент И,38, на втором входе которого присутствует разрешение, с единичного выхода триггера 34, далее через элемент ИЛИ 43 на выход

44 блока 3 управления и поступают на вход элемента ИЛИ. 27 блока 2 формирования .топологии. Импульсы с выхода элемента ИЛИ 27 поступают на входы задатчиков 5 и б всех моделей

1 ветвей до тех пор, пока на выходах задатчиков 5 адресов, в которых записан адрес начального уэла сетевого графика, не появится сигнал переполнения. В этот же момент времени . на выходе задатчика 32 начального узла сетевого графика в блоке 3 также пбявляется сигнал переполнения, который через выход 45 блока 3 поступает йа вход элемента ИЛИ 28 блока 2. Кро- ме того, сигнал с. выхода задатчика

32 поступает на нулевой вход триггера 34 и устанавливает. его в состояние ."0" в результате этого со второro входа элемента H 38 снимается разрешение, а поэтому прекращается подача импульсов с блока 3 (выход 44) на. вход элемента 27 ИЛИ блока 2.

Сигнал с выхода элемента ИЛИ 28 блока 2 поступает на вход элемента И

12 моделей 1 и на вход блока 3 (вход

48у. Разрешающий сигнал появляется на выходах тех элементов И 12, на остальных входах которых присутствует разрешение с нулевого выхода триггера 9 и задатчика 5. B результате формирователи 7 этих моделей подготовлены сигналами с выходов элеменгоа И 12 а отсчету импульсов, поступающих из блока 2. Отсчитав число импульсов, пропорциональное длительности данной ветви, формирователь

7 выдает сигнал, который устанавливает в состояние "1" триггеры 8-10, Сигйал с единичного выхода триггера

8 поступает на вход элемента ИЛИ 26 блока 2 и через элемент HE 31 запрещает прохождение импульсов через элементы И 22 и ИЛИ 27 на входы задатчиков 5 и б всех моделей 1.

Сигнал с выхода задатчика б, в котором записан адрес конечного узла ветви, устанавливает в состояние "0" триггер 8 (через элемент И 11, на втором входе которого есть разрешение от элемента НЕ 19), а также поступает на входы элементов И 13-15 и НЕ 18.

Если ветвь, в которой появляется импульс на выходе задатчика б, закончила формирование временного интервала, ro сигнал с выхода триггера 9 пройдет через элементы И 13 и ИЛИ 20 к одному из входов .элемента И 23 блока 2. Остальные входы это-.

1012267 го элемента подключены к аналогичным выходам других моделей 1 ветвей.

Если временной интервал в данной ветви еще не сформирован, то триггер 9 находится в состоянии "О" .. 5 и на входе элемента И 13 присутствует запрет с его единичного. выхода.

В этом случае сигнал с выхода задатчика б не пройдет через эле мент И 13 и на выходе элемента ИЛИ Я

20 в данный момент появится запрещающий сигнал, который поступит в .блок 2 на соответствующий вход элемента И 23.

В случаях, когда импульсы íà . 35 выходе задатчика 6 адресов отсутствуют, на входе элемента ИЛИ 20 присутствует разрешающий сигнал с выхода элемента, НЕ 18. Таким обра- . зом, запрет на входах элемента И 23 только от тех моделей ветвей, которые входят в рассматриваемый узел„ но не сформировали свою длитель. ность. В этом случае запрещающий сигнал проходит иа выход элемента И 23 и через элемент ИЛИ 28 на входы всех моделей i. Этот сигнал запрещает подготовку соответствующих формирователей 7 к отсчету импульсов с генератора 4. На выходе элемента НЕ 17 возникает при этом разрешающий сигнал, который поступает на Второй вход элемента И 14, н так как на первом его входе присутствует выходной сигнал задатчика 6, триггер 10 устанавливается в состояние "1".

Если все ветви, входящие в рассматриваемый узел, сформировали временной интервал, то на выходе элемента И 23 блока 2 появляется 40 разрешающий сигнал, который поступает. Через элемент ИЛИ 28 на входы моделей ветвей. Этот сигнал.запрещает подготовку соответствующих формирователей 7 к.отсчету импуль- 45. сов с генератора 4. На выходе элемента НЕ 17 возникает при этом разрешающий сигнал, который поступает на второй вход элемента И 14, и, так как на первом его входе присутствует выходной сигнал задатчика

6, триггер 10 устанавливается,в состояние "1"

Если все ветви, входящие в рассматриваемый узел, .сформировали временной интервал, то на выходе

Элемента. И 23 блока 2 появляеМся разрешающий:сигнал, который посту« пает через элемент ИЛИ 28 на входы Моделей ветвей. Разрешающий сиг. нал запрещает через элемент НЕ 17 .60 установку триггера 10, в состояние

"0" и также проходит на выход элемента И 12 тех моделей, которые выходят из рассматриваемого узла, т.е. - тех ветвей, где в данный мо-. б5 мент времени есть сигнал на выходе задатчика 5.

Импульсы с генератора 4 поступа-. ют на входы задатчиков 5 и .б адресов до тех пор, пока хотя бы на од- ном из входов блока 2 формирова ния топологии присутствует сигнал с выхода триггера & какой-либо модели 1 ветви. После того, как все триггеры 8 установлены в состояние ,:"О" выходными сигналами соответст вующих задатчиков адресов 6, блок

2 формирования топологии занрещает прохождение импульсов этой серии на входы задатчиков адресов и разрешает поступление импульсов на входы формирователей временных интервалов °

Когда сформирован конечный узел сетевого графика, все.триггеры 8 . моделей 1 устанавливаются в состояние "О". После этого сигнал с выхода элемента ИЛИ 28 блока 2 поступает в блок 3 управления на вход элемента Н 41, и, так как сформирован конечный узел сетевого графика, импульс переполнения с выхода задат- .

-чика 33 через элемент И 41 устанавливает в,состояние "0" триггер 35.

Суммарное количество импульсов, поступившее на входы блока формирования топологии с начала счета,: равно величине длиннейшего пути, а состояния "1" триггеров 10 .укажут, какие ветви принадлежат дереву максимальных путей.

Для определения конфигурации длиннейших путей между начальным и . конечным узлами сетевого графика в блоке 3 предварительно в задатчики 32 и 33 заносятся соответственно адреса начального и конечного узлов сетевого графика, триг:геры 34-36 устанавливаются в сос- . тояние "0". На вход 52 блока 3 .пОдается сигнал "Пуск индикации", который устанавливает в состояние ".1"

-триггер 36. Последнее состояние триггера Зб выдает разрешение на выход

49 блока 3, соединенного со входом элемента И 25, а также сигнал с едн ничного выхода триггера 36 проходит через элемент ИЛИ 42 и разрешает прохождение импульсов с выхода:генератора 4 через .элемент И 37 .на входы задатчиков 32 и 33. Кройе того, импульсы с-выхода элемента И

37 проходят через элемент И 39, на втором входе которого присутствует разрешение с выхода триггера 36, далее через элемент ИЛИ 43 на выход блока 3 (выход 44), где поступают на вход элемента ИЛИ 27 ° Импульсы с выхода элемента ИЛИ 27 поступают на входы задатчиков 5 и 6 до тех пор, пока на выходах задатчиков 6, в которых записан адрес ко" нечного узла сетевого графика, не

1012267

ЯнвЛ

Т появится сигнал переполнения. В тот

we момент времени на выходе задатчика 33 появляется .сигнал переполнения, который поступает на выход блока 3 (выход 47) и далее на элемент ИЛИ 29 блока 2. о ,Сигнал с выхода элемента ИЛИ 29 поступит на первый вход элемента И

15, на втором входе которого в этот момент будет присутствовать сигнал с выхода задатчика 6 адресов конечного узла. Если на третьем входе этого элемента есть разрешение с выхода триггера 10, т.е. если. ветвь сформировала свою длительность последней в конечном узле сетевого графика, то .выходной сигнал элемен †.

ra И 15 установит через элемент HJIH

21 в состояние "1" триггер 8. При этом сигнал с выхода элемента НЕ 19 запретит прохождение сигнала с вы.хода задатчиков 6 через элемент И 11 на нулевой вход триггера 8 и тем са мым исключит неопределенность состояния этого триггера. Единичный выход триггера 8 разрешает прохождение импульсов с выхода задатчика 5 через элемент И 16 на вход элемента ИЛИ 30 блока 2. Остальные входы этого элемента подключены к аналогичным выходам остальных моделей ветвей- ° Сигнал с выхода элемента ИЛИ 30 поступает на второй вход элемента И 25 и через элемент ИЛИ 29 на входы элементов И

15. При этом устанавливаются в состояние "1" триггера 8 тех моделей ветвей, которые последними формируют длительность в начальном узле рассмотренной ветви.

Подобный процесс продолжается до тех пор, пока на входах блока 2 формирования топологии не появляется сигнал с выхода задатчиков 5, соот10 ветствующих начальному узлу сетевого графика. Это говорит об окончании процесса выделения длиннейшего пути., При .этом выработанный сигнал с выхода элемента 29 ИЛИ поступает в блок 3 (вход 46) на вход элемента И

40 и, так как сформирован начальный узел сетевого графика, он проходит через элемент И 40 и устанавливает триггер 36 в состояние "0"

Блок 3 управления при этом прекрашает подачу импульсов на элемент ИЛИ

27 и подает запрет на элемент И 25.

Состояния "1" триггеров 8 укажут на принадлежность ветвей длиннейшему пути сетевого графика.

Введение в модели ветвей новых элементов и новых связей позволяет реализовать функции моделирования сетевого графика с использованием меньшего числа триггеров в моДели ветви.

10l2267

Составитель. И.Дубинина

Редактор М.Келемеы Техредй. Гергель Корректор A Ильин .J

Заказ 2767/61 . Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открыти

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4