Устройство для временной привязки асинхронного сигнала

Устройство для временной привязки асинхронного сигнала

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(511 Н- 03 К Т

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (1) 3366052/18-21 (22) 28.10.81 (46) 15.04.83. Бюл. И 14 (72) Н.Н.Макаров и И.Я.Эйнгорин (71) Горьковский исследовательский физико-технический институт при Горьковском государственном университете. им. Н.И. Лобачевского .(53) 621.374.2(088.8), (56) 1. Авторское свидетельство СССР й" 464070, кл ° Я 03 К 5/1311976 °

2. Авторское свидетельство СССР

У 635610, кл. Н 03 К 5/13, 1977 ° (54)(57) 1. УСТРОЙСТВО ДЛЯ ВРЕИЕННОЙ

ПРИВЯЗКИ АСИНХРОННОГО СИГНАЛА, содержащее входную шину, соединенную с входом блока памяти, выходы разрядов которого подключены к первым входам элементов И элемента,2И-ИЛИ-НЕ, вы,ход которого подключен к 0-входу

„„SU„„1012430 А триггера, С-вход которого подключен к шине. тактовых импульсов, и Выходную шину, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, в него введены шина сброса, шина контрольного сигнала, элемент .

И и элемент И-НЕ, входы которого соединены с выходами разрядок блока памяти, à выход подключен к шине контрольйого сигнала и одному из входов элемента И, выход которого соединен.с выходной шиной и первым . дополнительным входом блока памяти, а другие входы элемента И подключены к инверсному выходу и С-входу триггера, .S.-вход которого соединен с вторым дополнительным входом бло" - Е ка памяти и шиной сброса, при этом второй вход каждого элемента И, эле мента 2И-ИЛИ-НЕ соединен с первым,,входом его соседнего элемента И.

101

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок памяти выполнен на триггерах IK-типа, последовательно соединенных по первым I и К-входам, причем прямой и инверсный выходы последнего триггера соединены соответственно с первыми

1 и К-входами первого триггера, при

2430 этом вторые 1-входы триггеров подключены к входу блока памяти, вторые К-входы соединены с первым дополнительным входом блока памяти, второй дополнительный вход которого подключен к S-входу одного из триггеров и Р-входам остальных.

Устройство для временной привязки асинхронного сигнала относится к устройствам преобразующим входные сигналы в импульсы, выдаваемые в тре" буемые интервалы времени, и предназ- 5 начено для синхронизации сигналов с различных дискретных устройств.

Известно синхронизирующее устройство, содержащее входной, выходной триггеры, три элемента И-НЕ, инвертор, шины синхронизируемого, тактового и выходного сигналов, причем шина синхронизируемого сигнала подключена к входу первого элемента

И-НЕ и,к нулевому входу выходного 15 триггера, а шина тактового сигналак входу второго элемента И-НЕ и через инвертор к входу первого элемента И-НЕ, выход которого соединен с единичным входом входного тригге- 20 ра, соединенного единичным выходом через второй элемент И-НЕ с единичным входом выходного триггера, шиной выходного сигнала и с входом третьего элемента И-НЕ, а единичный вы- 25 ход выходного триггера соединен с вторым входом третьего элемента И-НЕ выход которого подключен к третьему входу первого элемента И-HE и к ,нулевому входу входного триггера(1 ).

Недостаток данного устройства заключается в том, что подача импульсов запроса с интервалом, равным или меньшим периода тактовых импульсов, приводит к их потере т.е. 35 нарушению функционирования устройства, а контроль входных импульсов не осуществляется. . Наиболе близким к предлагаемому является устройство для временной 40 привязки асинхронного сигнала, содержащее блок памяти синхронизируемых сигналов, блок памяти тактовых сигналов, анализатор нуля (элемент

2И-ИЛИ-НЕ) триггер, шины синхронизи" руемого, тактового и выходного сигналов, причем шина тактового сигнала соединена с С-входом триггера и с первым входом блока памяти тактовых сигналов, а шина синхронизируемого сигнала — с входом блока памяти синхронизируемых сигналов, инверсный выход триггера соединен с вторым входом блока памяти тактовых импульсов, 0-вход триггера соединен с выходом анализатора нуля, входы анализатора нуля соединены поразрядно с выходами каждого разряда блока памяти синхронизируемых сигналов и Слока памяти тактовых имптяьоов 2 1.

Однако отсутствие контроля входных сигналов и возможность выдачи ложной информации снижают надежность работы известного устройства. Если на вход устройства с обьемом блоков памяти равным п,поступают пачки с числом импульсов, равным или большим и, что может наблюдаться при неисправностях в канале передатчика информации, наложении на полезный сигнал высокочастотных помех, наличии колебаний на фронтах, например при "дребезге" механических контактов устройство будет выдавать ложную информацию. Действительно, если во speмя одного периода тактового сигнала на вход поступает и+1 импульс, то код А в блоке памяти синхронизируемых сигналов изменяется на величину n + 1, т. е. равен ) А + + n + 1 щЯ»=. А + 1, а устройство вы рабатывает на серию из п+1 импульсов только один импульс, так как равенство кодов будет после прибанле3 1012 ния к коду блока памяти тактовых импульсов единицы. При этом устройство не изменяет своего режима работы и не фиксирует наличие на входе ложных сигналов, так как в блоках памяти происходит изменение кодов по которым невозможно выявить факт появления в пачке лишних импульсов.

Цель изобретения - повышение надежности.

Эта цель достигается тем, что в устройство для временной привязки ас-. синхронного сигнала, содержащее входную шину, соединенную с входом блока памяти, выходы разрядов которого

15 подключены к первым входам элементов

И элемента 2И-ИЛИ-НЕ, выход которого подключен к 0-входу триггера, С-вход . которого подключен к шине тактовых импульсов, и выходную шину, введены вина сброса, шина контрольного сигнала, элемент И и элемент И-НЕ, входы которого соединены с выходами разрядов блока памяти, а выход подключен к шине контрольного сигнала и одному из входов элемента И, выход которого соединен с выходной шиной и первым дополнительным входом блока памяти, а другие входы элемента

И подключены к инверсному выходу и

С-входу триггера, S-вход которого соединен с вторым дополнительным входом блока памяти и шиной сброса, при этом второй вход каждого элемента И, элемента 2И-ИЛИ-НЕ соединен с первым входом его соседнего элемента И.

При этом блок памяти выполнен на триггерах .!К-типа, последовательно соединенных по первым — и К-входам причем прямой и инверсный выходы пос- 10 леднего триггера соединены соответственно с первыми I- и К-входами первого триггера, при этом вторые !-входы триггеров подключены к входу блока . памяти, вторые К-входы соединены с первым дополнительным входом блока памяти; второй дополнительный вход которого подключен к S-входу одного из триггеров и R-входам остальных. . На фиг.1 приведена принципиаль50 ная электрическая схема устройства для временной привязки асинхронного сигнала с четырехразрядным блоком памяти (n=4); на фиг. 2 — временные диаграммы, поясняющие его работу.

Устройство содержит блок памяти 1, 55 выполненный на IK-триггерах 2-5, триггер 6, элемент 2И-ИЛИ-НЕ 7, эле мент И 8, элемент И-НЕ 9, входную

430 4 шину 10, шину сброса I1, шину тактовых импульсов 12, выходную шину 13 и шину контрольного сигнала 14.

Единичный и нулевой выходы триггера 2 соединены с первыми 1- и К-входами триггера 3, выходы триггера 3с входами триггера 4, выходы триггера 4 - с входами триггера 5, выходы триггера 5 - с входами триггера 2, Вторые !-входы триггеров 2-5 соединены с шиной 10, а вторые К-входы - с шиной 13 и с выходом элемента

И 8. Единичные выходы триггеров 2 и 3 соединены с входами первого элемента И элемента 2И-ИЛИ-НЕ 7, выходы триггеров 3 и 4 - с входами второго, выходы триггеров 4 и 5 - с входами третьего, а выходы триггеров 5 и 2 - с входами четвертого элементов И элемента 7.

Выход элемента 7 соединен с 0-входом триггера 6, а шина 12 - с С-входом триггера 6 и входом элемента И 8.

Единичный выход триггера 6 соединен с вторым входом .элемента И 8, а единич- ные выходы триггеров 2-5 соединены с входами элемента И-НЕ 9, выход которого подключен к шине 14 и к третьему входу элемента И 8. Вина 11 соединена с S-входом триггера 2 и с

К-входами триггеров 3-5, а также с

S-входом триггера 6.

Устройство работает следующим образом.

В исходном состоянии, при отсутст- вии сигнала на шине 10, один из триггеров 2-5 находится в единичном состоянии, а остальные — в нулевом. Это состояние является устойчивым. Триггер

6 находится в состоянии "1", так как на его О-вход поступает единичный сигнал с выхода элемента 2И-ИЛИ-НЕ 7.

На шинах 11 и 14 единичный сигнал, на шине 13 - нулевой, на шине 12 — тактовые импульсы с длительностью импульса Г! и длительностью паузы Г .

Пусть в единичном состоянии находится триггер 2, а триггеры 3-5 — в нулевом. Входной сигнал на шине 10 устанавливает триггер 3, разрешенный по первому входу I сигналом с триггера 2, в единичное состояние, состояние остальных триггеров блока памяти не меняется, так как сигнал на выходе триггера 3 появляется с задержкой на длительность входного сигнала.

Единииные сигналы с двух соседних триггеров 2 и 3 поступают на входы первого элемента И элемента 2И-ИЛИ-hE

1012430 6

7, на выходе которого появляется нулевой сигнал, который в течение паузы тактового сигнала записывается в триггер 6. Сигнал с инверсного выхода триггера 6 разрешает работу

5 элемента И 8, который пропускает тактовый импульс с шины 12 на выходную шину 13 устройства и на сброс триггера 2. Состояние триггеров 3-3 не меняется. При поступлении следу- >О ющего входного сигнала работа устройства аналогична описанной выше, но вместо триггеров 2 и 3 срабатывают триггеры 3 и 4.

Рассмотрим работу устройства, когда входной сигнал представляет со; бой пачку импульсов, при этом интер- валы времени между соседними импульсами значительно меньше периода так- 20 тового сигнала, а число импульсов не превышает (n-2), в данном случае двух.

Пусть исходное состояние блока 1 памяти Е000. Два входных сигнала, 25 следующих на малом отрезке времени, переключает блок памяти в состояние

1110, при этом на выходе элемента

2И-ИЛИ-НЕ 7 появляется нулевой сиг.нал, который записывается в триггер 5в

6. Очередной тактовый импульс проходит через элемент 8 на выходную шину 13 и на сброс триггера 2. Однако.на выходе элемента 7 flo-прежнему сохраняется сигнал "0", так как со- 35 стояние блока 1 памяти 0110. Триггер

6 остается в нулевом состоянии, и второй тактовый импульс с шины 12,поступает на выходную шину 13 устройства и на сброс триггера 3. При состоянии блока 1 памяти.0010 на выходе элемента 7 появляется единичный сигнал, который записывается в триггер Ь. Дальнейшее прохождение тактовых импульсов через элемент 8 запре- 45 щается. Устройство переходит в устой чивое состояние.

Устройство выдает на выходную шину входную информацию с привязкой к тактовой частоте при выполнении следующих требований к входному сигналу: число импульсов в пачке n4 (n-2); частота следования пачек «с:1/(n-2)» <+V<); длительности и паузы импульсов в пачке. ограничены лишь временем

55 срабатывания триггеров блока 1 памяти.и не зависят от параметров тактового сигнала.

Рассмотрим работу устройства при невыполнении перечисленных выше требований к входному сигналу.

Пусть при исходном состоянии блока

1 памяти 1000 на шине 10 появляется пачка из трех импульсов. Триггеры 3-5 устанавливаются поочередно в единичные состояние, а триггер 2 за это время не успевает сброситься в нулевое .состояние, так как длительность пачки импульсов меньше периода тактоI вой частоты. Блок памяти переходит в состояние 1111, при этом на выходе элемента 9 появляется сигнал

"0", блокирующий элемент 8. Таким образом выход устройства оказывается отключенным, а на шине 14 появившийся нулевой сигнал служит признаком недостоверности входной информации.

Состояние блока 1 памяти Е111 устойчивое, так как входы К всех триггеров блокированы нулевыми сигналами с .предыдущих разрядов блока памяти.

Переход устройства в рабочее состояние производится сигналом с шины

11, который выдается оператором, либо вырабатывается внешними устройствами после появления нулевого сигнала на шине 14.

Если не выполняется второе требование к входному сигналу, то устройство не успеет установиться в исходное состояние до прихода следующей пачки и происходит переполнение блока памяти, т.е. переход его в состояние 1111.

Состояние блока 1 памяти 0000, которое также является устойчивым может использоваться в режиме запрета выдачи выходной информации, так как в этом случае триггер 6 находится в единичном состоянии и импульсы на выход не поступают, хотя на входной шине 10 они могут присутствовать. Вывод устройства в рабочее состояние осуществляется сигналом сброса с шины 11.

При известном максимальноМ числе полезных сигналов в пачке в известной максимальной частоте пачек параметры и, Ч,,Е.и следует подобрать так, чтобы выполнять требования t u

2. При этом устройство будет настроено на надежный прием полезных сигналов, а при появлении ложных сигналов, чта мажет быть вызывано неис1 (правностью передающего канала, на

7 1012430 8 ложением помех на полезный сигнал, 14 появляется сигнал недостовернос. наличием колебаний на фронтах сиг- ти входной информации, а на выходе налов, устройство переходит в ре- устройства (шина 13 ) импульсы отжим "сбоя", при этом запрещается вы- сутствуют. дача ложной информации и выдается s 4. На входе устройства пачки имконтрольный сигнал, что приводит к пульсов- с частотой следования паповышению надежности временной при- чек: f y 1/(n-2}(+tQ) (режим 5). вязки асинхронного сигнала.

На временных диаграммах (фиг.2)..

Как видно из временной диаграммы проиллюстрирована работа устройст- . щ УстРоиство може выР стройство может выработать нескольва в следующйх режимах. ко импульсов на первую пачку вход- .

1. На входе устройства (шина 10) ных сигналов, так как их число в пачке не превышает <п-2), но ври одиночный асинхронный сигнал малой (режим 1) и большей (режим 2) длитель- поступлении второй пачки происходит пе еполнение блока, 1 памяти, выра ности ° Кз диаграммы видно gTo уст переоолнение бло в ботка на шине 14 сигнала недосто ройство на один входной. сигнал проверности вхедной иншормации и за" извольной длительности выдает один выходной сигнал, совпадающий с такальнейшей вы ачи сигнатовым импульсом.

2. На входе устройства пачка из Сброс устройства в,: исходное. со(n-2) импульсов с интервалами време- стояние происходит следующим обрам. ни между соседними импульсами мень- зом. При появлении на шине 11 нулешими периода тактово частоты (ре-. Boco потенциала одновременно с усжим 3). При этом режиме устройство тановкой блока 1 памяти в состоя» вырабатывает пачку из(п-2) импуль- ние 1000 производится установка сов со стандартными длительностями . триггера б в. единичное состояние. и интервалами между ними. При этом на выходе триггера 6 по3. На входе устройства пачка с является нулевой сигнал, запрещаючислом импульсов и )(n-2). На шине щий работу элемента И В.

3 еку м а

ВНИИПИ Заказ 2788/69 Тираж 934 Подписное

Филиал ППП "Патент", r Ужгород, ул. Проектная, 4