Адресный формирователь

Адресный формирователь

Иллюстрации

Показать все

Реферат

 

АДРЕСУЙ ФОРМИРОВАТЕЛЬ, содержащий первый и второй усилительные транзисторы, истоки которых являются соответственно прямым и инверсным выходом формирователя, стоки усилительных транзисторов объединены и являются первым входом тактового сигнала формирователя, затворы соединены соответственно со стоками первого и второго разрядных транзисторов и истоками первого и второго транзисторов предзаряда, стоки которых соединены с первой шиной питания, а затворы объединены и.являются вторым входом тактового сигнала формирователя , затворы первого и в;торого. разрядных транзисторов соединены соответственно с истоками первого и второго нагрузочных транзисторов, разделительный транзистор, затвор которого соединен со второй шиной питания, сток соединен с затвором первого разрядного транзистора и затвором первого ключевого тpaнзиctopa, исток которого соединен с третьей шиной питания, а сток соединен с затвором второго разрядного транзистора , второй ключевой транзистор, затвор которого является входом формирователя , а исток второго ключевого транзистора соединен с третьей шиной питания, о тл и чающий ся W тем, что, с целью увеличения помехоустойчивости формирователя, истоки первого и второго разрядных транзис§ торов объединены и являются третьим входом тактового , затворы первого и второго нагрузочных транзисторов подключены к первой шине питания , стоки первого и второго нагрузочных транзисторов подключены к второй шине питания, сток второго ключек вого транзистора соединен с истоком , разделительного транзистора. ч

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А

З 5 С«С 00 ; ь1 :.Я Г- g i « . «»

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ. И -ОТКРЫТИЙ (21) 3336480/18-24 (22) 21.09.81 (46) 23.04.83. Бюл. N 15 (72) Д. И. Хохлов, А. И. Бухштаб, Ю. В. Беленький и В. С. Кугаро (71) Государственное союзное конструкторско-технологическое бюро по проектированию счетных машин (53) 681.327.6 (088.8) (56) 1. IEEE J. of Solid-State Cirсы ь, 1976, 5, р.570-573

< 2. Патент США Н 4146802, кл. 307-279, опублик. 1979 .

3. "Электроника", 1978, И 7, с. 32-37 (прототип) .

4 (54)(57) АДРЕСНый ФОРИИРОВАТЕНЬ, содержащий первый и второй усилительные транзисторы, истоки которых являются соответственно прямым и инверсным выходом формирователя, стоки усилительных транзисторов объединены и являются первым входом так" тового сигнала формирователя, затворы соединены соответственно со стоками гервого и второго разрядных транзисторов и истоками первого и второго транзисторов предзаряда, стоки котоpbw соединены с первой шиной питания, а затворы объединены и являются втоÄÄSUÄÄ 1014027 рым входом тактового сигнала формирователя, затворы первого и второго. разрядных транзисторов соединены соответственно с истоками. первого и второго нагрузочных транзисторов, разделительный транзистор, затвор которого соединен со второй шиной питания, сток соединен с затвором первого разрядного транзистора и затвором первого ключевого транзистора, исток которого соединен с третьей шиной питания, а сток соединен с затвором второго разрядного транзистора, второй ключевой транзистор, затвор которого является входом формирователя, а исток второго ключевого транзистора соединен с третьей ши-. ® ной питания, отличающийся тем, что, с целью увеличения помехоустойчивости формирователя, истоки С первого и второго разрядных транзисторов объединены и являются третьим входом тактового сигнала, затворы первого и второго нагрузочных транзисторов подключены к первой шине пита- 4 » ния, стоки первого и второго нагрузочных транзисторов подключены к вто- вфла рой шине питания, сток второго ключе" вого транзистора соединен с истоком, фф разделительного транзистора. сД

1 1014

Изобретение относится к вычисли тельной технике и может быть использовано в микросхемах памяти на ИДП транзисторах.

В интегральных схемах. памяти на

ИДП транзисторах для согласования схемы с ТТЛ схемами, приема адреса и формирования прямого и инверсного адресных сигналов, управляю- щих работой дешифратора адреса, обыч- 10 но используются статические схемы адресных формирователей, где формирование адресных сигналов осуществляет ся при помощи инверторов t 1 1.

Это простейшее решение определяло„ вследствие большой емкости адресных шин, невысокое быстродействие устройства при сравнительно высокой потребляемой мощности, свойственной статическим схемам, 20

С целью увеличения быстродействия и уменьшения потребляемой мощности, для считывания адресной информации используют дифференциальные усилители, а для формирования адресных сигналов - динамические повторители, подключенные к каждому из плеч дифференциального усилителя., Использова ние дифференциальных усилителей позволяет, с высокой скоростью формиро- З0 вать на затворах динамических повторителей прямой и инверсный адресные сигналы, а использование динамических повторителей позволяет, без потерь мощности в адресном формирователе, установить адресную информацию на адресных шинах f 2 ).

Однако дифференциальные усилители являются наиболее сложными узлами микросхемы, они предъявляют жест40 кие требования к качеству технологического процесса, особенно к разбросам параметров элементов, Кроме то го, дифференциальные усилители чувствительны к помехам, воз.;икающим в интегральных схемах при переключе45 нии логических вентилей, и для обеспечения высокой чувствительности усилителей требуется тщательная проработка конструкторских решений.

Наиболее близким к предлагаемому по технической .сущности и схемному решению является адресный формирователь, в котором для увеличения скорости считывания информации и для увеличения помехоустойчивости диффе- 55 ренциального усилителя введена обратная связь между динамическими повторителями и нагрузочными транзис02/ 1 торами дифференциального усилителя (3 ).

Известная схема обладает перечисленными выше недостатками, связанными с использованием дифференциальных усилителей, причем ее использование возможно при условии применения схемы памяти в блоке памяти, где допустимые амплитуды системных помех жестко ограничены, что обеспечивается установкой на плате шинных формирователей, уменьшающих длину адресных шин за счет уменьшения количества объединяемых адресных входов.

Целью изобретения является увеличение помехоустойчивости формирователя.

Поставленная цель достигается тем. что адресный формирователь, содержа-: щий первый и второй усилительные транзисторы, истоки которых являются соответственно прямым и инверсным выходом формирователя, стоки усилительных транзисторов объединены и являются первым входом тактового сигнала формирователя, затворы соединены соответственно со стоками первого и второго разрядных транзисторов и истоками первого и второго транзисторов предзаряда, стоки которых соединены с первой шиной питания, а затворы объединены и являются вторым входом тактового сигнала формирователя, затворы первого и второго раз. рядных транзисторов соединены соответственно с истоками первого и второго нагрузочных транзисторов, разделительный транзистор, затвор которого соединен со второй шиной питания, сток соединен с затвором первого разрядного транзистора и затвором первого ключевого транзистора, исток которого соединен с третьей шиной питания, а сток соединен с затвором второго разрядного транзистора, второй ключевой транзистор, затвор которого является входом формирователя, а исток второго ключевого транзистора соединен с третьей шиной питания, дополнительно истоки первого и второго разрядных транзисторов объединены и являются третьим входом тактового сигнала, затворы первого и второго нагрузочных транзисторов подключены к первой шине питания, стоки первого и второго нагрузочных транзисторов подключены к второй шине питания, сток второго

3 10140 ключевого транзистора соединен с ис.: током разделительного транзистора, На чертеже представлена схема адресного формирователя.

Адресный формирователь содержит первый 1 и второй 2 усилительные

Ю транзисторы, истоки которых являются соответственно прямым 3 и инверсным 4 выходом формирователя, стоки усилительных транзисторов I и 2 объ- ip единены и являются первым входом тактового сигнала формирователя 5, затворы соединены соответственно со стоками первого 6 и второго 7 разрядных транзисторов и истоками первого is

8 и второго 9 транзисторов предзаряда, стоки которых соединены с первой шиной питания 10, а затворы обьединены и являются вторым 11 входом тактового сигнала формирова- щ теля, затворы первого 6 и второго 7 разрядных транзисторов соединены соответственно с истоками первого l2 и второго 13 нагрузочных транзисторов, разделительный транзистор 14, затвор 2 которого соединен с второй шиной питания 15, сток соединен с затвором первого 6 разрядного транзистора и затвором первого ключевого 16 транзистора, исток которого соединен с третьей шиной питания 17, а сток соединен с затвором второго 7 разрядного транзистора, второй 18 ключевой транзистор, затвор которого является входом 19 формирователя, а исток второго ключевого транзистора 18

35 соединен с третьей 17 шиной питания, истоки. первого б и второго 7 разрядных транзисторов объединены и являются третьим входом 20 тактового сигао нала, затворы первого 12 и второго

13 нагрузочных транзисторов подключены к первой 10 шине питания, стоки первого 12 и второго 13 нагруI зочных транзисторов подключены к вто45 рои 15 шине питания, сток второго

18 ключевого транзистора соединен с истоком резделительного транзисто-. ра 14.

При обращении к формирователю низкий уровень сигнала "Выбор кристалла") на шину 1 входа 19 адресного формирователя поступает адресный сигнал, который дважды инвертируется, причем транзисторы 12, 14 и

18, образующие входной статический буфер, осуществляют первую инверсию адресного сигнала, а транзисторы 13 и

16, образующие статический инвер27 4 тор, осуществляют вторую инверсию адресного сигнала. Таким образом, на затворах разрядных транзисторов

6 и 7, связанных с выходами статического входного буфера и инвертора, устанавливается адресная информация..

При появлении на входе 11 тактового сигнала низкого уровня потенциала транзисторы предзаряда 8 и 9 отключаются, а при появлении на входе

20 тактового сигнала низкого уровня потенциала один из затворов транзисторов l и 2 разряжается через соответствующий открытый разрядный . транзистор 6 или /. Появление íà входе 5 тактового сигнала высокого уровня потенциала формирует в течение длительности положительного фрон-. та импульса на выходе 3 или 4 высокий потенциал.

Вследствие того, что для вентиля входного статического буфера, состоящего из транзисторов 12,14 и 18 и вентиля инвертора адресного сигнала, состоящего из транзисторов 13 и 16, нагрузкой являются затворы разрядных транзисторов б и 7, размеры которых невелики, так как они должны обеспечивать лишь разряд затвора транзистора 1 или 2, а шины затворов транзисторов 6 и 7 минимальны по длине, то емкостная нагрузка на выходы каждого из вентилей невелика и составляет величину порядка 0,05-0,1 пф. Это позволяет каждый из вентилей сделать микромощным при высокой скорости переключения вентилей, причем использование в адресном буфере статических входных вентилей повышает его помехозащищенность и надежность по сравнению с известными схемами,использующими для приема адресной информации дифференциальные усилители.

После окончания сигнала "Выбор кристалла" происходит восстановление начального состояния схемы, т.е. на входах 11 и 20 появляются высокие уровни потенциала и затворы транзисторов 1 и 2 предзаряжаются, на входе 5 тактового сигнала устанавливается низкий уровень потенциала, что приводит к разряду выхода 3 и 4, заряженного при установлении адресной информации в режиме обращения.

Благодаря использованию статических вентилей для приема адресной информации схема адресного формирова1

ВНИИПИ Заказ 3026/61 Тираж 92 Подписное

Фили;зл ППП "Патент", г. Ужгород, ул. Проектная, 4

S 101402 теля становится нечувствительной к системным помехам, возникающим на адресных шинах при работе схемы па . мяти .ia составе блока памяти . Типичная величина амплитуды системной помехи 0 g 1 В (в ряде применений

П допускается амплитуда помехи, равная 1,2 В) при длительности сигнала помехи порядка 1-2 нс. Дифференциальные усилители, обладающие чувстви- в тельностью в несколько десятков милливольт и "защелкивающиеся" на начальном участке фронта импульса, .включающего усилитель, т.е. за время порядка длительности сигнала поме- хи, могут неверно считать адресную информацию что приведет к иыбору

"чужой" ячейки памяти, в то время как статические вентили, сраЬатыва7 4 ющие от полных перепадов логических уровней, после окончания дейст вия помехи возвращаются в состояние, соответствующее принимаемой адресной информации. Расчет предлагаемой схемы адресного формирователя на помехоустойчивость показал возможность работы схемы при уровне помех с амплитудой 1,2 В.

Использование адресного формирователя позволит увеличить надежность работы блока памяти и увеличить информационную емкость плат благодаря возможности объединения Ьольшего количества адресных выходов схем памяти и использованию меньшего количества развязывающих шинных формирователей,