Устройство для проверки схем контроля памяти

Устройство для проверки схем контроля памяти

Иллюстрации

Показать все

Реферат

 

,SU„;; l0l5386

В

3 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ С ВИДЕТЕЛЬСТБУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ. OOCP

ГЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТИРЫТЗФ 3 (21),3363050/18-24 (22) 11. 12.81 (46) 30.04.83. 5юл. iI 16 (72) Е.Я:. 5елалов, Э.З..Рудаков, С,А, Саламатов и И.А..Малчинский ..(71) Киевский ордена, Трудового Красного Знамени завод вычислительных и управляющих. машин, (53) 681.326.7(088.8) (56) .1 Патент CIIA И 3465132, кл. 235-153 1970.

2. Авторское свидетельство СССР

И 744577, кл. 0 06 F 11/00, 1978 (прототип):. (54)(57) УСТРОЙСТВО ДЛЯ.ПРОВЕРКИ СХЕИ .. KOHTPONI ПДИЯТИ, содержащее. управляющий регистр, входной регйстр, блок формирования контрольных разрядов, блок управления, содерминций дешифратор кода. операций,-узел управления коммутацией и узел синхронизации, блок памяти, выходной регистр, блок контроля выходной информации, содер" жащий дешифратор номера корректируе.-. мого разряда,,узел. формирования синдромов и узел. обнаружения ошибки, коммутатор, причем группа информационных.;выходов управляющего регистра . связана с группами информационных входов дешифратора кода операций, узла синхронизации .и блока памяти, управляющий вход которого соединен

«с выходом узла синхронизации, первый:: управляющий вход которого связан с первым управляющим выходем дешифратора кода операций, второй управляющий .: выход которого подключен к первому управляющему входу узла управления коммутацией, выход которого связан

Ф с управляющим входом коммутатора, первая группа информационных входов которого соединена с группой.инфор"

- мационных выходов выходного регистра выходы группы контрольных разрядов которого -связаны с первой группой информационных- входов узла формиро вания синдромов, вторая группа инфор" мационных входов которого. связана с группой информационных выходов выходного регистра, первая группа ..информационных входов которого вод" ключена к группе выходов дешифратора номера корректируемого разряда, управляющий и группа информационных входов которого соединены соответст- Е. венно с первым выходом узла обнару-, жения ошибки и rpynnoA выходов узла формирования синдромов, соединенных с группой информационных .входов узла обнаружения ошибки, второй выход ко- - ,торого является выходом сигнала ошиб" ки устройства, группа информационных jiiiii выходов .входного регистра -соединена с группой информационных входов блока формирования контрольных разрядов ф и с первой группой информационных . входов блока оамяти, вторая .группа информационных входов которого под-. ©© клю ена к группе соответствующих аыходов блока формирования контрольных. разрядов, управляющий вход которого соединен с выходом узла управления коммутацией, группа информационных выходов блока памяти связана с груп. пой информационных- входов выходного

- регистра, вйход коммутатора является информационным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощенйя устройства, в него

101538б введены дешифратор адреса и регистр дов коммутатора, первая группа инфорконтрольной информации, причем rpynna мационных входов регистра контрольной информационных входов дешифратора ад- информации соединена с группой инфорреса связана с группой информационных мационных выходов узла формирования выходов управляющего регистра, управ- синдромов, вторая группа информационляющий выход дешифратора адреса соеди- ных входов регистра контрольной иннен с вторым управляющим входом узла формации связана с первой группой синхронизации и узла управления ком- информационных входов, устройства, подмутацией., третий управляющий вход ко- ключенных к соответствующим входам торого подключен к управляющему выхо- входного регистра, вторая группа ин" ду регистра контрольной информации, формационных входов устройства подинформационный выход которого связан ключена к соответствующим входам yn" с второй группой информационных вхо- равляющего регистра.

Изобретение относится к устройствам для проверки схем контроля памяти и может быть использовано в вычислительной технике и автоматике, в частности в вычислительных системах, осуществляющих. йрограммный контроль запоминающих устройств..

Известны устройства для контроля оборудования памяти, содержащие память, регистры входной, управляющей 10 и выходной информации, узел управления, формирователи контрольных разрядов, дополнительные приемники и передатчики для контрольных разрядов и узел контроля входной и выходной информации 11 j..

К недостаткам устройства относится невозможность осуществления проверки схем контроля без наличия дополнительных шин интерфейса и дополнитель-:2О ного приемопередающего оборудования для приема и передачи контрольных разрядов.

Наиболее близким по технической сущности к предлагаемому является уст-25 ройство для тестовой проверки памяти, содержащее регистр управляющей информации, регистр входных данных, регистр чтения данных, регистр выходных данных, узлы контроля управляющей ин- Зо формации, входных данных и выходных данных, узел управления памятью, первый узел формирования контрольных разрядов, второй узел формирования контрольных разрядов, память, входной коммутатор и выходной коммутатор. Ин35 формационные входы входного комму татора, подключенного своим выходом к второму информационному входу памяти, соединены соответственно с выхо-, дом первого узла формирования контрольных разрядов и третьим выходом регистра управляющей информации. Информационные входы выходного комму" татора, соединенного выходом с входом контрольных разрядов выходного регистра данных, соединены соответственно с выходом второго узла формирования контрольных разрядов и выходом контрольных разрядов регистра чтения данных. Управляющие входы входного и выходного коммутаторов подключены соответственно к второму и третьему выходам узла управления памятью f2 ).

Недостатками известного устройст" ва являются необходимость наличия дополнительных шин интерфейса для передачи контрольных разрядов и специаль" ного признака диагностических операций и невозможность проверки оборудо вания без наличия тактовых шин. Кроме того, выбор комбинации контрольных разрядов ограничен областью свободных адресов памяти, не занятых программой, так как контрольные разряды соответствуют отдельным разрядам адреса.

Недостатком устройства является также то, что для задания контрольных разрядов при проверке используется часть адресных разрядов, что делает невозможным проверку оборудования прй небольшом обьеме памяти, т.е. малом количестве адресных шин, ибо для осуществления такой проверки требуют- ° ся дополнительные шины и дополнитель« ное приемопередающее оборудование.

3 101538 равляющий выход дешифратора адреса соединен с вторыми управляющими вхо" дами узла синхрониэацщи и узла управления коммутацией, третий управляющий вход которого подключен к управляющему выходу регистра контрольной информации, информационный выход которого связан с второй группой информационных входов коммутатора, первая группа информационных входов регистра контрольной информации соединена с группой информационных выходов узла формирования синдромов, вторая группа информационных входов регистра контрольной информации связана с первой группой информационных входов устройства, подключенных к соответствующим входам входного регистра, вторая rpynna информационных входов устройства подключена к соответствующим входам. управляющего регистра.

На фиг. t. представлена структурная схема устройства для проверки схем контроля памяти; на фиг. 2функциональная схема деаифратора кода операций; на Фиг. 3 - функциональная схема узла управления коммутацией; на фиг. 4 - функциональная схема блока контроля выходной информации, состоящего из дешифратора номера корректируемого разряда, узла формирования синдромов и узла обнаружения ошибки.

Устройство содержит управляющий регистр 1, входной: регистр 2, дешифратор 3 адреса, блок 4 формирования контрольных разрядов, блок 5 управления, блок 6 памяти, выходной регистр

7, блок 8 контроля выходной информации, регистр 9 контрольной информации, коммутатор 10.

I(недостаткам относится также на" личие входного коммутатора, что увеличивает оборудование и время, необ-— ходимое для формирования контрольных разрядов. 5

Цель изобретения - упрощение уст" ройства.

Поставленная цель достигается тем; что в устройство для проверки схем контроля памяти, содержащее управ- 1в ляющий регистр, входной регистр, блок формирования- контрольных разрядов, блок управления, содержащий дешифратор кода операций, узел управления коммутаций и узел синхрониза- 15 ции, блок памяти, выходной регистр, блок контроля выходной информации, содержащий дешифратор номера коррек« тируемого разряда, узел формирования .синдромов и узел обнаружения ошибки, 3е коммутатор; причем группа., информационных выходов управляющего регистра связана с группами- информационных входов дешифратора кода операций, узла синхронизации и блока памяти, 35 управляющий вход которого соединен с выходом узла синхронизации, первый управляющим вход которого связан с первым управляющим выходом дешифратора кода операций, второй управляющий 3® выход которого подключен к первому управляющему входу узла управления коммутацией, выход которого связан . . с управляющим входом коммутатора, первая группа информационных входов которого соединена с группой инфор35 мационных выходов выходного регистра, выходы группы контрольных разрядов которого связаны с первой группой информационных входов узла формирования синдромов, вторая группа информационных входов которого связана с группой информационных выходов выходного регистра, первая группа информационных входов которого под45 ключена к группе выходов дешифратора номера. корректируемого разряда, управляющий. и группа информационных входов которого соединены соответст-, венно с первым выходом узла обнаружения ошибки и группой выходов узла формирования синдромов, соединенных с группой информационных входов узла .обнаружения ошибки, второй выход которого являетая выходом сигнала ошиб ки устройства, rpynna информационных выходов входного регистра соединена с группой информационных входов блока формирования контрольных разрядов

6 и с первой. группой информационных входов блока памяти, вторая группа информационных входов которого подключена к группе соответствующих выходов блока формирования контрольных разрядов, управляющий вход которого соединен с выходом узла управления коммутацией;. группа информационных выходов блока памяти связана с группой информационных входов выходного регистра, выход коммутатора является информационным выходом устройства, введены дешифратор адреса и регистр контрольной информации, причем группа информационных входов дешифратора адреса связана с группой информационных выходов. управляющего регистра, уп5 10153

Блок 5 управления содержит дешифратор 11 кода операции, узел 12 управления коммутацией, узел l3 синхронизации. Выходной регистр 7 содержит группу 14 информационных разрядов и группу 15 контрольных разрядов. Блок

8 контроля выходной информации содержит дешифратор. 16 номера корректируемого разряда, узел 17 формирования синдромов, узел 18 обнаружения ошибкиЛО

Регистр 9 контрольной информации содержит бит 19 диагностических операций и биты 20 контрольной информации.

Дешифратор 11 кода операций содержит два элемента ИЛИ"НЕ 21 и 22 и !5 четыре элемента И 23-26.

Узел l2 управления коммутацией со-: держит два элемента И 27 и 28. Первый, второй и третий входы первого элемента И 27 соединены соответст- 20 венно с выходом бита 19 диагностических операций регистра 9 контрольной информации, выходом дешифратора 3 адреса и выходом дешифратора 11 кода операций, второй и третий входы.пер- у5 вого элемента И-27 связаны соответственно с первым и вторым входами второго элемента И 28. Выходи weментов И подключены соответственно к входам блока 4 формирования конт- 5 рольных разрядов и коммутатора 10..

Узел 17 Формирования синдромов содержит группу элементов 8 и 29, входы которых подключены к выходам выходного регистра 7, выходы группы элементов 8 И связаны с входами де" шифратора 16. номера корректируемого разряда, входами узла 18 обнаружения ошибки и входами бита 20 контрольной. информации.

Узел 18 обнаружения ошибки содержит элементы 8 ИЛИ 30 и 31, элемент

ИЛИ 32, группу элементов И-HE 33, элемент И-НЕ 34, элемент 2 И-ИЛИ-НЕ 35.

Входы элементов 8 ИЛИ 30 и 31 и элементов И-НЕ 33 соединены с соответствующими выходами группы элементов

8 ИЛИ 29, выходы элементов 8 ИЛИ 30 и 31 соединены соответственно с первым и вторым входами элемента

2И-ИЛИ-НЕ 35, третий вход которого подключен к выходу элемента И-НЕ 34, входы которого связаны с соответствующими выходами группы элементов

И-НЕ 33. Четвертый вход элемента

2 И-ИЛИ-НЕ 39 соединен с первым вхо55 дом элемента ИЛИ 32, второй ..ход которого подключен к входу элемента 8

ИЛИ 31. Третий и четвертый входы эле86 6 мента 2 И-ИЛИ-НЕ 35 обьединены. Выход узла 18 обнаружения ошибки подключен к входу дешифратора 16 корректируемого разряда.

Устройство для проверки схем контроля памяти работает следующим образом.

В обычных операциях записи информации в память, когда адрес, поступающий от процессора, не совпадает с адресом регистра 9 контрольной информации, и бит 19 диагностических операций этого регистра не взведен, узел 13 синхронизации блока 5 управления в зависимости от сигналов, поступающих с выхода дешифратора 3 ад" реса и дешифратора 11 кода операции, на вход которого поступают биты кода операций с управляющего регистра 1, а также инициативных сигналов, поступающих на эту схему с управляющего регистра 1, вырабатывает последовательность сигналов, которые поступают на управляющие входы блока 6 памяти.

При этом в блок 6 памяти по адресу, поступающему с выходов управляющего регистра 1, записывается информация, поступающая с выходов входного регистра 2 входной информации, и контрольные разряды, поступающие с выходов блока 4 формирования контрольных разрядов. Узел 12 управления коммутацией блока 5 управления в зависимости от сигналов, поступающих с выхода дешифратора 3 адреса, дешифратора 11 ко- да операции и сигнала, поступающего с выхода бита 19 диагностических операций, вырабатывает соответствующий потенциал, поступающий на управляющие входы блока 4 Формирования контрольных разрядов, который при этом формирует контрольные разряды с правильной четностью.

В обычных операциях чтения, т.е. когда адрес, поступающий от процессора, не совпадает с адресом регистра 9 контрольной информации, узел 13 син", хронизации блока 5 управления в соответствии с присылаемым процессором кодом операции вырабатывает соответст" вующие сигналы управления памятью 6.

При этом информация, считанная из памяти блока 6 памяти по адресу, поступившему с выходов управляющего регистра 1, заносится вместе с сопровождающими ее контрольными разрядами на регистр 7.

Узел l7 Формирования .синдромов блока 8 контроля выходной информации в

7 1015 соответствии с поступившими на ее входы значениями информационных и контрольных разрядов вырабатывает соответствующие синдромы. Узел 18 обнаружения ошибок по значениям синдромов .определяет наличие ошибок в считанной информации и уведомляет процессор об ошибках в .случае необходимости. Дешифратор 16 номера корректируемого разряда .по значениям синдромов и сигна". 11 лов, вырабатываемых узлом-18 обнаружения ошибок, определяет номер кор-ректируемого разряда и выдает соот-ветствующие сигналы на управляющие входы регистра 7, по которым.инфор- 15 мация в регистре в случае необходимости корректируется и затем поступает на- вторые .информационные входыкоммутатора 10. Коммутатор 10 по сигналу, вырабатываемому узлом 12 уп" 20 равления коммутацией блока 5 управления в соответствии с сигйалами, по- ступаюцими с выходов дешифратора 3 адреса; выдает на шины интерфейса информацию с выходов информационных 2S разрядов регистра. 7.:

В случае обнаружения ошибок йа регистре .9 контрольной инфюрмации в битах контрольной информации.запоминаются значения: синдромов, которые.. при обращении процессора к.регистру 9 контрольной информации. могут быть прочитаны.

При обращении процессора в регистр

9-контрольной информации с операцией, записи дешифратор 3 адреса вырабатывает .соответствующий сигнал, посту.пающий ва узел 13 синхронизации, по которому в этом узле блокируется выработка управляющих, сигналов для блока 6 памяти и выдается строб, по которому в бит диагностических опера= ций .регистра: 9 .контрольной информации. заносится соответствующая.информация .с шин интерфейса, В случае, если процессор обращается в регистр 9 контрольной информации с операцией чтения, дешифратор 3адреса выдает соответствующие сиг" налы на узел 13 синхронизации и узел

12 управления коммутацией блока 5управления, по которым в узле 13 синхронизации блокируется выработка управляющих сигналов для блока 6 памяти, а в ywfe управления коммутацией вы-5 рабатывается .соответствующии сигнал, который переключает коммутатор 10 в направление приема информации с выхода регистра 9 контрольной информации.

386 .8

Эта ннформац,я с выхода коммутатора

10 поступает в процессор.

Для проверки схем контроля процессор записывает предварительно в регистр 9 контрольной информации бит диагностических операций. При этом узел 12 управления коммутацией блока 5 управления выдает на.управляющие входы блока 4 формирования контроль" ных разрядов соответствующий. потен« циал, по которому этот узел перево" дится в диагностический режим работы и на выходах устанавливаются заранее определенные значения контрольных разрядов (например,: все нули или все единицы). Такой режим работы воз" можем в.случае, если элвменты, на которых .построен блок 4 формирования контрольных .разрядов, имеют управляющие входы.

Если в дальнейшем производится запись информации в блок 6 памяти по. адресу А, то вместе с записываемой . информацией в блох 6 памяти записываются и фиксированные значения контрольных .разрядов, которые могут и не совпадать со значениями.контрольных разрядов, формируемых при обычном режие работы узла формирования контроль" ных разрядов:. При последующем чтении информации по этому же адресу А блок

8 контроля выходной информации.дол.жен отреагировать соответствующим образом на рассогласование информационных и контрольных разрядов.

По сигналам, поступающим с узла- 18 обнаружения ошибок информации, считанной по адресу А из блока 6 памяти, а .также информации, считанной ри последующем обращении из регистра 9 контрольной информации, процессор су" дит.об исправности блока 8 контроля выходной информации и узла 4 формирования контрольных разрядов.

Так как, манипулируя записываемой информацией, можно создать любой код несоответствия между этой информацией : и фиксированными: контрольйыми разрядами, то -полнота проверки блока В контроля выходной информации не уступает полноте проверки подобного узла контроля в прототипе.

Технико-экономические преимущества предлагаемого устройства для проверки схем контроля в сравнении с базовым объектом заключается в сокращении шин интерфейса, приемопередающего оборудования, и уменьшении времени

С

С и

9 1015386 для формирования контрольных раз- где рядов.

Экономический эффект, достигамый при использовании изобретения, определяется возможностью сокращения обо- s рудования и повышения быстродействия и может быть определен, по формуле

10 стоимость оборудования шин интерфейса; стоимость приемопередающего: оборудования; стоимость оборудования коммутации контрольных разрядов; отношение быстродействия базового объекта к быстродействию созданного.

3075386

ueff

10153&6 ее 8д

Составитель И. Сафронова

Редактор А. Власенко Техред С.Иигунова Корректор С. Шекмар

Заказ 3217/46 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5 филиал ППП "Патент", r. Ужгород, ул. Проектная, 4