Ассоциативный процессорный модуль

Ассоциативный процессорный модуль

Иллюстрации

Показать все

Реферат

 

1. АССОЦИАТИВНЫЙ ПРОгШССОРНЬШ МОДУЛЬ еодаржапшй процессорные бйоки,Д1ва блока эпемевтозв И регисмр опроса и регистр масхи, вкод EOfToporo соединен счюсодом маски модуля а выход подвяктв к первым первого и второго эпеметп в И, входы которых соединены с выходом регистра опроса, вход которого подкшочен к восоду опроса модзтю, а выход вто; рога блока элементов И соединен с вхЬ . дами (шроса процессорных йтоков, о т , л и ч а ю щ и и с я тем, чго, с со1фашения объема оббруцования и повышения & стродействия, он содержит формирователь кода инверсной записи и коммутатрр записи, выход которого подклюг н к вкодам записи процессорных uto , ков, первый и второй управляющие ввсоДЫ коммутатора зешиси соединены соответственно с входом прямой записи ; и входом инверсной записи, модуля, первый и второй информвдионные входы коммутатора аапж;н подключены к выходам соответственно первого блока элементов И и формирователя кода инверсной запио си, первый и второй входы i которого со&- (Л , динены с выходами соответственно регбист . ра опроса и регистра маски при этом вкоди чтения, и инверсной записи процессорных блоков подключены соответственно к входу чтения, входу прямой записи и ЕКОДУ инверсной записи модуля ел 00 со

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

С,06 Г 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTQPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЬЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3281758/18-24 (22) 29.04.81 . (46) 30.04.83. Бюп. Ж 16 (72) Б. В. Винников и Г А. Никитин . (71) Челябинский политехнический институт им. Ленинского комсомола (53) 681..327 (088.8) (56) 1. Авторское свидетельство СССР

% 700863, кпй.4. 06F 7/ОО, 1979;

2. Однородные микроэлекцзонные ассоциативные пропессоры. Под. ред.

; И. B. Пращ ищвили. М., "Сов. радио", 1973, с..ф,019 (прототип). (54) (57) 1. АССОЦИАТИВНЫЙ ПРОЦЕССОРНЫЙ МОДЯП:», содержащий процессорные "блоки, два блока элементов Иъ регистр опроса и регистр маски, вход которого соединен с: входом маски мо- . дуля, а выход подключен к первым ващем первого и. второго элементов И, вторые входы которых соединены с . выходом . регистра опроса, вход которого подключен к входу опроса модуля, а выход вто„„SU„„1015390 рого блока элементов И соединен с вхо-., дами опроса пропессорных блоков, о т— л и ч а ю щ h и с я тем, что, с пелью . сокрашения обьема оборудования и повышения быстродействия, он содержит форми. рователь кода- инверсной записи н ком-. мутатор. записи, выход которого одюпо-чен к.вкодам записи процессорных бло-, ков, первый и второй .управляющие входы коммутатора записи соединены соответственно с входом прямой записи и входом инверсной записи модуля, первый и второй информационные входы коммутатора записи нодключены к выходам соответственно первого блока элементов

И и формирователя кода инверсной запи- Я сн, первый и второй входы которого соединены с выходами соответственно регист.; ра опроса н регистра маски,при. атом виойМ яиеиия, прямой и иивяроиой ияпиои j процессорных биоков подяпочены соответ ственно к входу чтения, входу прямой

: записи и входу инверсной. записи модуля.

Май

2. Модуль по п. 1, о т л и ч а ю, ш и и с я тем, что каждый процессорф. ный блох содержит две группы элементов юсэцнативной памяти, сумматор, триггер переноса, три элемента И и элемент ИДИ, выход которого соединен с входами разрешения записи элементов ассоциативной памяти первой и второй групп, входы разрешения чтения которых подключены к выходу перВого элемента

И, входы опроса и записи элементов ассоциативной лвмяти aepsoN и второй групп соединены с саотввтствукщйми входами опроса и записи бнока, выходы элементов ассоцйативиой памяти первая

: н второй групп подключены к первому и второму входам сумматора, третий

390 вход которого:соединен с выходом трит гера переноса, прямой и инверсный:выходы переноса сумматора подключены к .

/ входам установки и сброса триггера переноса, выход прямой суммы сумматора соединен с первыми входами первого и второго элементов И, à выход инверсной суммы сумматора подключен к первому входу третьего элемента И, вторые ezoды первого и третьего элементов И сое-. динены соответственно с входом чтения,. вкодом прямой записи и вкодом инверсной записи блока, при этом первый и второй. вкоды элемента ИЛИ подключены к выходам соответственно второго и третьего элемэн« тов И.

Изобретение относится к вычислитель- ной технике и .может быть использовано при построении параллельных процессоров и однородных выяислительных систем, предназначенных для групповой обрабо1 ки информации ассоциативным способом.

Известен ассоциативный процессорный, модуль, содержащий процессорные блоки, состоящие из двух групп элементов ассоциа гивной памяти с возможностью за- 10 писи прямого и инверсного кода (1 .

Наиболее близким к предлагаемому по технической сущности является ассоциативный процессорный модуль, представ ляюший собой совокупность процессорных 15 блоков построенных на одноразрядных элементах ассоциативной памяти. При атом информационные входы ойроса и записи элеменгов одноименных разрядов обьвдинены обшими аннами опроса и записи, 20 подключенныыи к входному устройству, состояшему, например, из регистров олр -. са и маски формирователя кодов опроса и записи (2g .

Недостатком известного модуля яв- 25 ляется его низкое быстродействие при выполнении арифметических и логических операций. Так, операция арифметического сложения двух векторов с записью результата в зону одного из операндов . 5п трвбует ив . менве семи микрокоманде., «Опрос-запйсь» на один разрядный слвйс.

Другим недостатком известного модуля является наличие значительных аппарвтур2 ных затрат; связанных с введением в каждый: элемент процессорных бпоков, формы рователя инверсного кода записи.

Цель изобретения — сокращение аппа-! ратурнык затрат на реализацию ассоциатиь- ного процессорного модуля высокого быстродействия при выполнении арифметических операций, т,е. сокращение объема оборудования, и повьпаенив быстродействия, Указанная цэаь достигается твм, что ассоциативный процессорный модуль, содержащий процессорные блоки, два.блока элементов И, регистр опроса и регистр маски, вход которого соединен с входом маски модуля, а выход подключен к пер- вым входам первого и второго блоков элементов И, вторыв входы катарах,оовдинеки с выходом регистра опроса, аход которого подключен к входу опроса модуля, а выход второго блока элементов И совдинан с входами опроса цроцессорных блоков, введены Формирователь кода инверсной записи и .коммутатор записи„выход которого цодюпочен к входам записи процессорных блоков, первый и второй управляющие моды коммутатора записи соединены соответственно с входом ирямой записи н входом инверсной записи модуля,.первый и второй информационные жоды коммутатора записи подключены к выходам соответственно первого блока элементов И и формирователя ко! да инверсной записи, первый и второй входы которого соединены с выходами 1018390 соответственно регистра опроса и регист- торому цодключены первые входы элеменра маски,при этом входы чтения, прямой и - тов И 6 и 7. Выходы переноса суммаинверсной. записи процессорных блоков тора 5 соедийены с входами триггера 8 подключены соответственно к входу чте- - переноса, выход которого подключен к

„ння, входу прямой записи. и входу инверс-, одному из входов сумматора 5. Другие ной записи модуля. два входа сумматора 5 соединены с ши- . . Каждый процессорный блок содержит . нами .9 и 10 совпадения, обьедннякицими две группы элементов ассоциативной па-... выходы эаементов 2 .соответственно пермати, сумматор, .триггер переноса, три вой и второй группы 11 и 12 с входом элемента И и элемент ИЛИ, выход кото- - >o 1.3 чтения. Модуль содержит лерой блок .рого coegtsses"с входами разрешения 14 элементов И и.формирователь 15 инзаписи: элементов ассоциативной памяти .. вареного кода записи, входы которых йэрвой и.втвроФ грфпп, входы разрешейия соединены с вь|содом регистра 16 опрочтения которых подюпоченй к выходу са и регистра 17 маски, входы 18 и 19 первб элемента И входы mp a и эщп- 1i прямой и рной записи моду подй .аи еиементсв ассоциативной памяти пер- чеиы к вторым входам элементов И 6 и вой и второй групп соединены с соответ- 7, второй бпок.20 элементов И, первый ствукяцими входами опроса и etstscs блока, и второй. входы которого соединены с вывыходы элементов, ассоциативной памяти содами- соответственно регистров 16. и первой.и второй груни подключены к пер 17, а выход. через шину,,3 подключен . вому и второму входам сумматора, третий к входам опроса элементов 2. Входы вход которого соединен с выходом трир- регистров .16. и 17 соединены с входагера переноса, прямой и инверсный.вил о- ми опроса имаски модуля..Каждый блок 1 ды переноса сумматора подкпючешд к . содержит также элемент И 21, первый входам установки и сброса триггера. З код которого соединен с высодом gtps.переноса,.выход прямой суммы aro - мо.й суммы сумматора 5, а выход через .ре соединен с первыми входами нерв@го шину 22 разрешения чтения подкпючен к и -втоРого.элементов И, а выход инверсной входам Разрешения чтения элементов 2. суммы сумматора под цпочен к первому Второй вход элемента И 21 соединен с входу третьего элемента И, вторые жо ..в"одом 13чтениямоауля.Информационные -„ ды ..первого, второго. и третьего элементов..в оды коммутатора 23 записи соединенЫ

И соединены coorsercrsesso с входом с выходами блока 14 v Формирователя . чтения, икодом прямой eattsos и входом 4.5, à выход коммутатора через шину 4 инверсной записи блока, при этом ttepttatg подключи к аходам записи элементов 2. и вй орой sttog54 элемента ИЛИ подключ . При этом упрввлякацие входы коммутвто1

sM i. saaogtair соответственно второго. + pa 23 подключены к входам 18 и 19 .: и третьего элементов И.: мод>ля. Выходы элементов 6 и 7 каждоНа:.Фиг. 1 приведена структурная ctte- го блока 1 соединены с входами элеменма accottsarsssoro пвоцессорного модуля;,та ИЛИ 24, выход которого через шину в Фн 2 - Фу пшиональная схема элемэн- 25 Разрешения записи цодключен к вхота а:сопивтивной памяти известного мо-. двм paepeuessa записи элементов 2. думец иа фиг. 3 - элемент accottsarss . В3я опенки сокрашения объема вцпаранойо процессорного модуля; на фиг. 4 — туриых затрат приведены функциональные первый блок элемеитов И в иэвестиом .. схемы одного разряда блоков, отличакщккмодуле3 на фиг. 5 - коммутатор записи еа цо выполнению в предлагаемом вссоци -! ! совместно с первым SiottoM элементов тивном процессорном модуле и прототи. И и формирователем. кода инверсной aatts» пэ (фиг 2»5) ° си. 9лемент 2 ассоциативной памяти проАссоююативный процессо аый модуль . тотица (фиг. 2) включает в себя, схему (фиг,,1) представляет собой совокупность формирования кода записи нв элементах процессорных блоков 1 построенных-на ® И 26-29 и элементах ИЛИ 30 и 31 трит одноразрядных элщ ентш 2 accossarttgt -,гер 32, элемента И 33 - 36 и элемент ной памяти, ииформационныэ входы ogtpeca ИЛИ»НЕ 37. Схема формирования кода и записи которых для одноименных раз.. записи по управляющим сигналам разрешерядов обьединеиы общими для вс щ бпо-. ния прямой ettnscs (РЗПр) и разрешения . ков 1 шинами 3 опроса и шинами 4 за- М инверсной записи (РЗИн) производит циси. При этом каждый блок 1 содержит. запись в триггер 32 прямого или инвер-. одноразрядный комбинационный сумматор ского информационного «ода записи (Х.„и

S c парафаэным выходом суммь|, к ко- )() и нэ изменяет своего значения при

5 10153 подаче кода маски (X1=0 и Х O), Элемент 2,ассоциативной памяти предлвгаемого модуля (фиг. 3) отличается or элемента 2 прототипа отсутствием схемы, формирующей по сигналу РЗИн инверсный код в записи (элементы 28 - 31 на фиг. 2), непосредственно в самом элементе 2. Эта схема заменяется общим формирователем прямого и инверсного кода записи для всего одноразрядного слайса ассоциативного процессорного модуля.

В прототипе код записи (Х. и Х ), подаваемый на входы записи каждого элемента 2, формируется блоком 14 (фиг. 4), содержащим элементы И 38 и 39, иэ парафазного информационного кода (2: и Z ) и кода маски (М). Код записи (X. и Х ) a предлагаемом модуле формируется формирователем прямого и инверсного кода записи и коммутатором 20

23 (фиг. 5), содержащими элементы

И 38-43 и элементы ИЛИ 44 и 45, из царафаэного информационного кода (2 и

2 ) и кода маски (М) . Причем на выходе коммутатора 23 формируется либо пря- М мой код записи (Х = Z, Х Z npu

N=l ) по управляющему сигйалу прямой записи (Зпр), либо инверсный код записи (Х Z Х2= Z при,М1) цо управляющему сигйалу инверсной записи 30

{Зинв), либо код маскирования записи (Х„=)(М M О) независимо or подачи управляющего сигнала. Сформиро» . ванный код записи (х1 и х } подается на входы записи элементов 2 и запись производится по объединенному сигналу разрешения записи, который поступает с выхода элемента 24 (фиг. 1), объединяющего сигналы разрешения прямой и инверсной записи в блоке 1 . Эти сигналы разрешения зациси формируются по упрввлякщим сигналам: Зпр в случае наличия единичного значения на выходе сумматора 5 либо Зинв в случае наличия нулевого значения на выходе сумма- ® гора 5.

Ассоциативный процессорный модуль работает следующим образом.

При выполнении ассоциативных операций (сравнение, выборка по содержанию) он функционирует аналогично прототипу.

При выполнении операции арифметического сложения опервнды размещаются соответ-, . ственно в первой и второй группах 11 н

12 элементов 2 каждого блока 1. Ариф, мегйческое сложение выполняется квк ц, в прототипе последовательно по разрядам одновременно во всех блоках 1 (параллельно по словам). Сложение одноимен90 б ных разрядов операндов начинаегся с подачи на шины 3 всех разрядов единичных информационных сигналов (остальные разряды замаскированы). При этом на прямых выходах сумматоров 5 блоков 1 формируются сигналы суммы значений опрашиваемых разрядов и записанного в триггере 8 значения переноса. Если в регистре 16 в разряде результата установить единичный код записи, го при подаче сигнала прямой записи на вход 1 8 код звписи через блок 14 и коммутатор

23 поступит на шины 4, а управляющий сигнал прямой записи через элементы

6 и 24 по шине 25.поступит на входы разрешения записи элементов 2 тех блоков 1, в которых результат суммирования оказался единичным, обеспечивая тем самым занесение прямого кода записи в соответствующий разряд рвзулвгата.

Сигнал йнверсной записи микрокоманды

"Опрос-запись" через формирователи 15 и комМутатор 23 обеспечивает подачу на шины 4 инверсного кода записи. Управляющий сигнал инверсной записи через элемент 7, соединенный с инверсным выходом суммы сумматора 5, и элемент

24 по шине 25 поступит на входы разрешения записи элементов 2 только rBK блоков 1, где результат арифметического суммирования оказался нулевым, обеспечивая тем самым занесение в соответст,. вуюший разряд результата инверсного кода записи.

Таким образом, результат одноразрядного арифметического сложения для всех операндов формируется одновременно эа одну мнкрокомвнду "Опрос-запись" с записью в любую зону, что обеспечивает результативность каждой микрокоманды для любых операндов при уменьшенных по сравнению с прототипом аппаратурных затрвт. Сокращение внпарвтурных затрат нв реализацию ассоциативного процессор ного модуля (фиг. 1) по сравнению с цро- тотипом) определяется упрощением элемента 2 за счет введения общего формирователя 15 инверсного кода записи, коммутатора 23 записи и объединения шнн разрешения прямой и инверсной записи каждого блока 1 в единую шину paspeщения записи с помощью элемента 24.

Сокращение аппвратурных затрат в предлагаемом ассоциативном процессорном модуле по сравнению с прототипом зввисих от количества блоков 1 в модуле, Очевидно, что чем больше число блоков 1. в модуле, тем больше выигрыш в аппаратурных затратах. Найример, для рев7 1О15ЗйО 8 лиза ни схем одного разряда преалагае-, выигрьи в обрудовании для одноразрядмого модуля, отличных от прототипа ного слайса составляет д С С, - С = (2,15,23,24,25 на фиг. 1) в npoaeccop- = ЗМ- В.Если учесть раеряцность ассоном модуле, содержащем М блоков 1, . циативного решающего поля И, то по I требуется Q 8 + 8И + N логичес- 5 лучаем сокращение аппаратурных затрат, ких элементов вместо С„2 + 12Й:лс - пропорциональное числу .р (ЗИ - 6) гияеских элементов для прототипа. Тогда логических элементов. ото PO

OttO Х1

РЗПр ою4 Х2 опт 3 Х3

2г ж

ottt4 И

0ttt 5 РЗ

om4 Х2 от5 ХЗ

ottt5 Х+ фиг. 3

1015390

orris Я

omf7 pf эМб Й

Яла 4

om ® За4

Редактор Ю. Ковач

Закаэ 3217/46

om f8 Зцр июле

omf7 pg

ООУФб Р

Составитель Г. Виталиев

Техред С . Мигунова Корректор С. Шекмар

Тираж .796 Поднисное

ВНИИПИ Государственного комитета СССР по делам изобретений и открьггий

113035, P,octa, Ж-35, Раушская наб., д, 4/8

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4