Выходной усилитель

Выходной усилитель

Иллюстрации

Показать все

Реферат

 

ВЫХОДНОЙ УСИЛИТЕЛЬ, содержа1чий первый и втброй усилительные -.: транзисторы, истоки которых соеди- . нены с первой шиной тактового сигнала, стоки первого и второго усилительных; транзието юв соединенные соответст енно с затворами зарядного и первого разрядного транзисторов, исток первого разрядного транзистора соедш ен с-первой шиНоЙ питания, сток соеданен с истоком зарядного транзистора и является ВЫХОДОМ усилителя, сток зарядного транзистора соединен с второй шиной питания, затворы первого и второго усилительных транзисторов .соединены соответственно с истоками первого и второго проходных транзисторов, сток второго проходного транзистора соединен с истсэком нагрузочного транзистора и стоком ключевого транзистора, затвор которого является входом усилителя, отличающийся тем, что, ,с целью повшиения помехоустойчивости, В него введены второй, третий и четвертый разрядные транзисторы, истоки которых соединены с первой шиной питания, стоки второго и третьего разрядных транзисторов соединены с затворе первого разрядного транзистора , затвс второго разрядного Транзистора соединен с затвором зарядного транзистора и стоком четвертого разрядного транзистора, затвор которого ш соединен с затвором третьего разрядjjoro транзистора и второй шиной такс тового сигнала, затворы первого и второго проходных транзисторов соеди g нены с третьей шиной питания, сток первого. Проходного транзистора соединен , с затвором ключевого транзистора , исток которого соединен с первой ишной питания, затвор и сток нагрузочного транзистора соединены с четвертой шиной питания. jff сд 4 00 d

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСН ИХ . РЕСПУБЛИК

«в аз

ОПИСАНИЕ ИЗОБРЕТ

H АВТОРСКОМ,Ф СВИДЕ ГЕГ ЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ,ИЗОБРЕТЕНИЙ И ОЧНРЫТИЙ.(21)3336482/18-24 (22)21,09.81 (46)-30.04.83..Бюл. Р. 16 (72)Л. М. Хохлов, -A И. Бухштаб, Ю. В. Беленький и B. С. Кугаро (71)Государственное союзное конструкторско-технологическое бюро по проектированию счетных машин (53)681.327.6(088.8) (56) 1. Патент CKA Р 4087704,кл..307--262, "опублик. 1978. .2. "Электроника", 1978, Р 7, с.3237 (прототип). (54)(57) ВЫХОДНОЙ УСИЛИТЕЛЬ, содержа-ший первый и второй усилительные транзисторы, истоки которых соеди- . нены с первой шиной. тактового сигнала, стоки первого и второго усилительных транзисторов соедйненные соответственно с затворами зарядного и первого разрядного транзисторов, исток пер-. вого разрядного транзистора соеди ен с -первой шиной питания, сток сое нен с истоком зарядного транзистора и является выходом усилителя, сток зарядного транзистора соединен с второй"шиной питания, затворы первого и второго усилительных транзисторов,соединены соответственно с истоками первого и второго проходных транзисторов, сток второго проходного транзистора соединен с истоком иагруэочного транзистора и сто ком ключевого транзистора, затвор которого является входом усилителя, отличающийсятем, что,,с целью повышейия помехоустойчивости, в него введены второй, третий и четвертый разрядные транзисторы, истоки которых соединены с первой шиной питания, стоки второго и третьего разрядных транзисторов соединены с затвором первого разрядного транзистора, затвор второго разрядногО транзистора соединен с затвором.зарядного транзистора и стоком. четвертого раэ- Я рядного транзистора, затвор которого соединен .с затвором третьего разрядного транзистора и второй шиной тактового сигнала, затворы первого и второго проходных транзисторов соеди нены с третьей шиной питания, сток Щ первого проходного транзистора соединен с затвором ключевого транзистора, исток которого соедИнен с первой шиной питания, затвор и сток нагруэочного транзистора соединены с четвертой шиной питания.

1015436

Изобретение относится к вычислительной технике и может быть использовано при построении микросхем памяти на МДП-транзисторах.

В Интегральных схемах памяти на

МДП-транзисторах в качестве выходного усилителя используется парафазный каскад, выход которого может принимать три состояния: логического нуля, логической единицы и состояния с высоким импедансом, при котором оба транзистора парафаэного каскада отключены от выходной магистрали.

Формирование .сигналов на затворах транзисторов парафазного каскада осуществляют статические вентили, управляемые усилителем считывания.

Для снижения потребляемой мощности и увеличения быстродействия схемы буферного каскада применяют дифференциальные усилители, используемые в 20 качестве предусилителя данного и для формирования прямого и инверсного сигналов данного (1), а для управления парафаэным каскадом используют динамические повторители, позволяю- 25 шие беэ потерь мощности формировать прямой или инверсный сигналы данного с амплитудой, равной напряжению источника питания.

Однако дифференциальные усилители являются наиболее сложными узлами микросхемы, они предъявляют жесткие требования к качеству технологического процесса, особенно к раэбросам паРаметров элементов и, кроме того, 35 чувствительны к помехам, возникающим в интегральных. схемах при пере-, ключении логических вентилей. Обеспечение высокой помехоустойчивости схем выходных усилителей приводит к значительному усложнению схемных решений и увеличению площади, занимаемой схемой на кристалле.

Наиболее близок к предлагаемому по техничской сущности выходной усилитель, в котором затворами транзисторов парафазного .каскада управляют динамические повторители, а формирование прямого и инверсного сигна-. лов данного, управляющих работой выходного усилителя, выполняет дифференциальный усилитель считывания, что позволяет добиться высокого быстродействия схемы $2).

Рост напряжения на выходе буферного каскада известной схемы передается через емкость перекрытия за твор-сток разрядного транзистора парафазного каскада на его затвор, не имеющий в этот момент гальванической связи с шинами источника питания. . 60

В современных и-канальных ИС величины пороговых напряжений транзисторов достигают весьма низких значений (до

0,5 В), так что вследствие передачи потейциала с выхода выходного усилителя на затвор разрядного транзистора величина потенциала на затворе разрядного транзистора может превысить пороговое напряжение транзи,стора.

Кроме того, потенциал общей шины источника питания в вычислительной системе (на плате) в общем случае колеблется вследствие одновременного переключения групп мощных приборов.

При .налоЖении этих эффектов может возникнуть паразитное открывание разрядного транзистора парафазного каскада, приводящее к появлению,сквоз- ного тока- и, соответственно, к непредвиденному росту потребляемой мощности, а также к уменьшению уровня логической единицы на выходе буферного каскада и увеличению длительности фронта выходного сигнала. Таким образом, для системы памяти, где время для приема сигнала жестко ограничено, указанные эффекты могут привести к считыванию ложной информации.

Цель изобретения — повышение помехоустойчивости усилителя.

Указанная цель достигается тем, что выходной усилитель, содержащий первый и второй усилительные транзисторы, истоки которых соединены с первой шиной тактового сигнала, стоки первого и второго усилительных транзисторов соединены соответственно с затворами зарядного и nepsoro разрядного транзисторов, исток первого разрядного транзистора сое- динен с первой шиной питания, сток соединен с истоком зарядного транзистора и является выходом усилителя, сток зарядного транзистора соединен со второй шиной питания, затворы первого и второго усилитель-ных транзисторов соединены соответственно с истоками первого и.второго проходных транзисторов, сток второго проходного транзистора соединен с истоком. нагрузочного транзистора и стоком ключевого транзистора, затвор которого является входом усилителя, дополнительно содержит второй, третий и четвертый разрядные транзисторы, истоки которых соединены с первой шиной питания, стоки второго и третьего разрядных транзисторов соединены с затвором первого разрядного транзистора, затвор второго разрядного транзистора соединен с затвором зарядного транзистора и стоком четвертого разрядного транзистора, затвор которого соединен с затвором третьего разрядного транзистора и второй шиной тактового сигнала, затворы первого и второго проходных транзисторов соединены с третьей шиной питания, сток первого проходного транзистора соединен с затвором ключевого транэи1015436 стора, исток которого соединен с первой шиной питания, затвор и сток нагрузочного транзистора соединены с четвертой шиной питания.

На чертеже представлена схема выходного усилителя.

Выходной усилитель содержит первый 1 и второй 2 усилительные транзисторы, исгоки которых соединены с первой шийой 3 тактового сигнала, стоки первого 1 и второго 2 усилительных транзисторов соединены сооТ ветственно с затворами зарядного 4 и первого разрядного 5 транзисторов, исток первого разрядного.5 транзистора соединен с первой шиной б питания, сток соединен с истоком зарядного транзистора и является выходом 7 усилителя, сток зарядного транзистора 4 соединен со второй шиной 8 питания, затворы первого 1 и второго 2 усилительных транзисторов соединены соответственно с истоками первого 9 и второго 10 проходных транзисторов, сток второго проходного транзистора

10 соединен с истоком нагрузочного

11 транзистора и стоком ключевого

12 транзистора, затвор которого является входом 13 усилителя, истоки второго 14, третьего 15 и четвертого 16 разрядных транзисторов соединены с первой шиной б питания, стоки второго 14 и третьего 15 разрядных транзисторов соединены с затвором первого разрядного транзистора 5, затвор второго 14 разрядного транзистора соединен с затвором зарядного транзистора 4 и стоком четвертого разрядного транзистора 16, затвор которого соединен с затвором третьего

15 разрядного транзистора и второй шиной 17 тактового сигнала, затворы первого 9 и второго 10 проходных транзисторов соединены с третьей шиной 18 питания, сток первого про ходного 9 транзистора соединен с затвором ключевого транзистора 12, исток. которого соединен с первой шиной б питания, затвор и исток нагрузочного транзистора соединены с четвертой 19 шиной питания.

Предлагаемый усилитель работает следующим образом.

В течение периода ожидания на шине 17 тактового сигнала поддерживается потенциал логической единицы, разрядные транзисторы 15, 16 откры.ты, что обеспечивает сохранение nd» тенциала логического нуля на затворах транзисторов 4 и 5. Парафазный каскад, состоящий из транзисторов, 4 и 5, оказывается таким образом отключенным от выхода усилителя 7.

На шине 3 поддерживается потенциал логического нуля. На входе усилителя 13 установлен потенциал, соответствующий невыбранному состоянию например, уровень логического нуля).

Тогда на стоке транзистора 10 будет сформирован инверсный сигнал (уровень логической единицЮ при помощи транзисторов 11 и 12, образующих татический инвертор.

При обращении к схеме памяти (низкий уровень сигнала "Выбор кристалла после появления данного на выходе усилителя считывания, подключенного к шине 13 входа усилителя, происходит либо изменение потенциала шины 13, либо потенциал сохраняется неизменным.

Пусть, например, на шине 13 входа усилителя потенциал принял значение логической единицы, тогда на стоке транзистора 10 установится потенциал логического нуля и разрядится затвор транзистора 2 через проходной транзистор 10. При этом эатвбр транзистора 1 будет заряжаться через проходной транзистор 9 до потенциала равного

О = Uqg- 0Т где U — величина опорного напряжеHHH на шине 18, U - пороговое напряжение транзистора.

Величина опорного напряжения на шине 18 должна выбираться такой, 30 чтобы потенциал на затворе транзистора 1 или на затворе транзистора 2 в обратном случае был достаточно высок для того, чтобы обеспечить .эффективную работу усилительных транзи35 сторов. B то же время слишком высокое значение потенциала на шине 18 приведет к увеличению времени переключения шин затворов транзисторов

1 и 2. В предлагаемой схеме величина

40 опорного напряжения выбрана равной

Ug Е2 Цт где Š— напряжение второго источ2 ника постоянного питания (Е ц = 0 = 12В).

После установления потенциалов на шинах затворов транзисторов 1 и

2 усилитель подготовлен к передаче данного на магистраль.

После приема сигнала "Чтение"- на шине 17 тактового сигнала появляется потенциал логического нуля и разрядные транзисторы 15 и 16 переходят в режим отсечки. На шине 3 тактового сигнала появляется положительный фронт импульса, приводящий к заряду шины затвора транзистора 4 через открытый транзистор 1 при этом на затворе транзистора 1растет потенциал благодаря емкостной передаче через емкость затвора тран60 зистора 1. Открывающийся транзистор

4 заряжает шину 7 выхода усилителя.

Во время заряда шины 7 на затворе транзистора 5, не имеющей связи с шинами источника питания, начинает65 ся паразитный рост потенциала бла"

1015436

Составитель Г. Бородин

Техред К.Мыцьо

Редактор Л. Пчелинская

Корректор Е. Рошко

Заказ 3223)48 Тираж 594 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент",, г. Ужгород, ул. Проектная, 4 годаря йередаче потенциала через .емкость затвор-сток разрядного тран-. зистора 5. Одновременно с этим возможное уменьшение потенциала общей шины -8 источника питания, вызванное .

5 например, выключением группы мощных микросхем на плате, приведет к еще большему отпиранию разрядного транзистора 5, но разрядный транзистор

14, затвор которого подключен к шине затвора транзистора 4, сильно от- . 10 крыт, а разрядный транзистор 5 будет находиться в режиме отсечки.

Всли потенциал логической единицы будет на затворе транзистора 2 (а на затворе транзистора 1 будет потенциал15 логического нуля), то через открытый транзистор 2 зарядится шина затвора транзистора 5 и разрядит шину .

7 выхода усилителя (.если на ней есть высокий потенциал ). В этом случае 20 изменение (уменьшение)потенциала на шине 7 вызовет лишь уменьшение потенциала на шине затвора транзистора 4, связанного с емкостной передачей через емкость затвор-сток транзи- 25 стора 4, что не представляет опасности для работы буферного каскада.

После окончания сигнала "Выбор кристалла" завершается считывание данных из схем памяти и происходит 30 восстановление начального состояния схемы. На шине 3 появляется потенциал логического нуля, при этом на шине затворов транзисторов 1 или 2, обладающий высоким потенциалом, потенциал уменьшается благодаря емкостной передаче через затвор .соответствующего усилительного транзистора. На шине

17 появляется потенциал логической единицы и разрядные транзисторы 15 и 16 разряжают шины затворов транзисторов 4 или 5, заряженные при обращении к схеме. На шине 13 входа усилителя устаналивается исходный потенциал, после чего на шинах затворов транзисторов 1 и 2 окончательно устанавливаются исходные потенциалы.

Усилитель предназначен для работы с простым статическим усилителем считывания. Разрядные транзисторы 15 и 16 обеспечивают отключение парафазного каскада от магистрали вне зависимости от скорости установления исходных потенциалов на выходе схемы считывания, что важно для среднескоростных схем памяти, где время установленйя-исходных потенциалов на выходе схемы считывания сравнимо с временем выборки. Разрядный транзистор 14 обеспечивает эффективное подавление помехи, возникающей на затворе разрядного транзистора парафаэного каскада при заряде выходной шины усилителя, что увеличивает помехозащищенность и надежность схемы.