Микропрограммное устройство управления

Микропрограммное устройство управления

Иллюстрации

Показать все

Реферат

 

1. МИКРОПРСЯРАЬИНОЕ УСТРОЙСТЮ УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти микрокоманд, первый триггер, первый, второй и третий элементы И, первый, второй и третий элементы ИЛИ, регистр микрокоманд, регистр адреса, блок формирования адреса, причем выходы регистра адреса микрокоманд соединены с адресными входами первого блока памяти микрокоманд, группа адресных выходов регистра микрокоманд соединена с входами первой группы входов блока формирования адреса, первая группа информационных входов устройства соединена с второй группой входов.блока формирования адреса, отличающ е ее я тем, что,, с целью повышения быстродействия и отказоустойчивости устройства, введены первый и второй счетчики, второй, третий и четвертый триггеры, третий блок памяти микрокоманд, блок памяти адресов эталонов, блок анализа , четвертый, пятый, шестой, седьмой , восьмой, девятый, десятый, одиннадцатой, двенадцатый и тринадцатый элементы И, четвёртый, пятый, шестой, седьмой и восьмой эл ленты ИЛИ, дешифратор, первый и второй элементы задержки, первый и второй регистры, первая, вторая и третья .группа элементов ИЛИ, первая, вторая , третья и четвертая группа элементов И, первый и второй сумматоры по модулю два и коммутатор, причшл вторая группа информационных входов устройства соединена с первыми входами элементов И первой группы, выходы КОТО1ЯШ соединены с первыми -входами элементов ИЛИ первой группы, выходы последних соеда нены с входами регистра адреса, .вы-, ходы регистра адреса соединены с адресньми входами блока пгшяти адресов эталонов и второго блока памяS ти микрокоманд, выход которого соединен с информационным входом первого регистра, первый управляющий вход устройства соединен с вторыми входами элементов И первой группы , с первыми входами первого, второго и третьего эл1ементов ИЛИ, с ус тановочными входами регистра микрокоманд и первого триггера, нулевой выход которого соединен с установочн1Л4 входом первого регистpai и первым управляющим входом коммутатора, выход первого элемента И соединен с входом записи .блока памяти адресов эталонов, с входом записи третьего блока памяти микрокоманд, с входом третьего элемента ИЛИ, с входом первого элемента задержки, выход третьего элемента ИЛИ соединен с установочными входам второго и тре .тьего триггеров нулевой выход которого соеда нен с первым входсж второго элемента И, выхода первого регистра соединены с входгши четвертого элемента ИЛИ второй группы, выходы которых соединены с информационными входами регистра микро- . команд, выход четвертого элемента ИЛИ соединен с первым входом третьего элемента И, выход которого

СОЮЗ СОНЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТЮЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbfAO

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABT0PCH0hhY СВИДЕТЕХИаСТВУ (21) 3363500/18-24 (22) 10.12.81 (46) 07.05.83. Бюл. В 17 (72) И.П. Барбаш, Г.Ы. Тнмонькин, И.П. Ткачев, Ы.П. Благодарный., В.С. Харченко и С.Н. Ткаченко (-53) 681 . 3 (088. Sl (56) 1. Патент Англии В 1444175, кл. G 4A, 1975, 2. Авторское свидетельство СССР .

В 656066, кл. G 06 F 15/00, G 06 F. 11/00, 1979.*.

3. Авторское свидетельство СССР

В 667968, кл. G 06 F 15/00, 1979 (прототип). (54) (57) 1. ИИКРОПРОГРАИИНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти микрокоманд, . первый триггер, первый, второй н третий элементы И, первый, второй и третий элементы ИЛИ, регистр микрокоманд, регистр адреса, блок формирования адреса, причем выхо-. ды регистра адреса микрокоманд со« единены с адресныии входаии первого блока памяти микрокоманд, груйпа адресных выходов регистра иикрокоманд соединена с входами первой группы входов блока формирования адреса, первая группа информационных входов устройства соединена с второй группой входов, блока формирования адреса, о т л и ч а ющ е е с я тем, что,. с целью повышения быстродействия и откаэоуатойчивости устройства, введены первый и второй счетчики, второй, третий и четвертый триггеры, третий блок памяти микрокоманд, блок памяти адресов эталонов, блок анализа, четвертый, пятый, щестой, седь-. мой, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый элементы И, четвертый, пятый, шестой, седьмой и восьмой элементы

ИЛИ, дешифратор, первый и второй эле3(5В G 06 F. 9/22; G 06 F 11/00 менты эадержки, первый и второй регистры, первая, вторая и третья .Группа элементов ИЛИ, первая, вторая, третья и четвертая группа элементов И, первый и второй сумматоры по модулю два и коммутатор, причем вторая группа информационных входов устройства соединена с первыми входами элементов И первой группы, выходы которых соединены с первыми .входами элементов ИЛИ первой группы, выходы последних соединены с входами регистра адреса, вы-. ходы регистра адреса соединены с адресныии входами блока памяти адреcos эталонов и второго блока памяти микрокоманд, выход которого со-. Я единен с информационным входом первого регистра, первый управляющий вход устройства соединен с вторыми входами элементов И первой груп пы, с первыми входами первого, второго и третьего элементов ИЛИ, с установочными входами. регистра микрокоманд и первого триггера, кулевой выход которого соединен с установочным входом первого регистра и первым управляющим входом коммутатора, выход первого эле-. мента И соединен с входом записи .блока памяти адресов эталонов, с входом эапнси третьего блока памяти микрокоманд, с вторым входом третьего элемента ИЛИ, с входом первого элемента эадержки, выход третьего. элемента ИЛИ соединен с установочными входамн второго и тре.тьего триггеров, нулевой выход которого соединен с:первым входом второ го элемента И, выходы первого регистра соединены с входами четвертого элемента ИЛИ второй группы, выходы которых соединены с информационными входами регистра микрокоманд, выход четвертого элемента

ИЛИ соединен с первым входом третьего элемента И, выход которого

1016782 соединен с единичным входом второго триггера, единичный выход которого соединен с вторым управляющим входом коммутатора, с инверсным входом четвертого и первым входом пятого элементов И, выходы четвертого и пятого элементов И соединены соответственно с управляющим входом блока формирования адреса и с единичным входом четвертого триггера, единичный выход которого соединен с первым входом первого элемента И, информационные выходы блока памяти адресов эталонов соединены с информационными входами второго регистра, информационные выходы которого соединены с информационными входами пятого элемента

ИЛИ и с входами элементов И второй группы, выход пятого элемента

ИЛИ соединен с первым входом шес.того, инверсными входами седьмого, восьмого, первым инверсным входом девятого элементов И и вторыми входами элементов И второй группы, выходы элементов И второй группы соединены с первыми входами элементов

ИЛИ третьей, группы, выходы которых соединены с группой адресных входов третьего блока памяти микрокоманд, единичный выход первого триггера соединен с входом считывания второго блока памяти микрокоманд и первым входом шестого элемента

ИЛИ, выход которого соединен со счетным входом первого счетчика, а информационные выходы первого счет чика соединены с входами блока ана- лиза, первый выход блока анализа соединен с первым входом десятого и инверсным входом одиннадцатого, элементов И, выход которого соединен с входом четвертого элемента И и управляющими входами элементов И третьей группы, второй выход блока анализа соединен с первым входом седьмого элемента ИЛИ, выход которого соединен с инверсными входами двенадцатого и тринадцатого элементов И и является управляющим выходом устройства, установочный первый и второй тактовые входы устройства соединены соответственно с установленным входом второго счетчика, с входами двенадцатого и тринадцатого элементов И, выход двенаддатого элемента.И соединен с вторыми входами первого, второго и третьего элементов И, выход десятого элемента И соединен с первым информационным входом коммутатора и с единичным входом третьего триггера, выход тринадщатого элемента

И соединен c вторым информационным входом коммутатора, с первыми входами восьмого и девятого элементов И, выход которого соединен с входом одинадцатого элемента И, с вторым входом пятого элемента И и вторым входом первого элемента ИЛИ, выход которого соединен с входом обнуления первого счетчика, выход первого элемента задержки соединен с входом обнуления четвертого триггера и со счетным входом второго счетчика, информационный выход которого соединен с входами элементов

И четвертой группы, с информационными входами блока памяти адресов эталонов н с входами дешифратора, выход которого соединен с вторым входом седьмого элемента ИЛИ, выход шестого элемента И соединен с входом чтения третьего блока памяти микрокоманд, через второй элемент задержки — с вторым входом второго элемента ИЛИ, с инверсными входами элементов И четвертой группы, выходы которых соединены с вторыми входами элементов ИЛИ третьей группы, информационные выходы. первого и третьего блоков памяти микрокоманд соединены соответственно с вторыми и третьими входами элементов ИЛИ второй группы, выход второго элемента

И соединен с входом седьмого элемента И и с инверсным входом шестого элемента И, выход седьмого элемента И соединен с входом чтения первого блока памяти микрокоманд, с вторым входом шестого элемента

ИЛИ, и с входом чтения блока памяти адресов эталонов, выходы микроопераций регистра микрокоманд соединены с вторыми входами элементов

И третьей группы, выходы которых образуют группы выходов микроопераций устройства, выходы контрольного разряда, адресные выходы и выходы.микроопераций регистра микрокоманд соединены с группой информационных входов третьего блока памяти, с группой входов первого сумматора по модулю два,. инверсный выход которого соединен с первым входом восьмого элемента ИЛИ, выходы регистра адреса соединены с входами второго сумматора по модулю два, инверсный выход которого соединен с вторым входом восьмого элемента ИЛИ, выход контрольного разряда регистра микрокоманд соединен с информационным входом второго сумматора по модулю два, выход восьмого элемента ИЛИ соединен с вторым инверсным входом девятого элемента И и с вторым входом восьмого элемента И, выход которого соединен с вторым входом десятого элемента И, группа адресных выходов блока формирования адреса соединена с вторыми входами элементов ИЛИ первой группы.

2. Устройство.по п. 1, о т л ич а ю щ е е с я тем, что блок анализа содержит первый и второй элементы И и элемент ИЛИ, причем пер1016782 вый, второй, третий и четвертый входы группы входов блока соединены соответственно с первым, вторым и третьим входами первого элемента И и с первым входом элемента ИЛИ, выход которого является первым выходом блока, выход первого элемента И соединен с вторым входом элемента ИЛИ, второй, третий и четвертый входы группы входов блока соединены соответственно с первым, вторым и третьим входами второго элемента И, выход которого является вторым выходом блока.

3. устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок формирования адреса содержит первую, вторую и третью группы элементов И и группу сумматоров по модулю два, причем управляющий вход блока соеди..нен с первыми входами элементов И первой и второй групп, выходы которых образуют соответственно группы

:реса" соединены с адресными входами первого блока памяти микрокомацд, выходы первой- группы выходов регистра микрокоманд соединены с входами первой группы входов блока формирования адреса, входы второй группы входов которого соединены с входами первой группы входов устройства.

В данном устройстве микропрограммы, записанные в первом блоке памяти, разбиты на сегменты. После выполнения каждого сегмента микропрограммы осуществляется его обновление восстановление путем пере1 . записи эталонных значений микроко. манд, входящих в данный сегмент микрокоманд первого блока памяти микрокоманд, из соответствующих. ячеек памяти микрокоманд второго

20 блока памяти.

При зацикливании микропрограмм внутри сегмента, обновление его осуществляется по истечении допустимого промежутка времени, прошедщего с момента начала выполнения микрокоманд, хранящихся в" нем 3).

Недостатками данного устройства являются низкое быстродействие и . низкая отказоустойчивость. Низкое30 быстродействие устройства Обусловлено отсутствием избирательности, .при обновлении информации, т.е. тем, что обновлению подвергается при отказе полностью весь сегмент у микрокоманд, хотя для сохранения .работоспособности устройства уп-.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при проектировании устройств управления цифровых систем.

Известно микропрограммное устройство управления с восстановлением функционирования при сбоях, сОдержащее блок регистров, блок памяти микрокоманд и регистр микрокоманды 1).

Недостатком известного устройства является низкая отказоустойчивость, обусловленная невозможностью автоматического восстановления работо-, способности при устойчивых отказам ячеек блока памяти микрокоманд.

Известно также микропрограммное устройство управления с восстановлением при сбоях, содержащее. блок .регистров, блок памяти микрокоманд и регистр микрокоманды 12).

Недостатком этого устройства является низкая-отказоустойчивость, обусловленная отсутствием автоматического воссч"ановления работоспособности при устойчивых отказах..

Наиболее близким по технической сущности и достигаемому положительному эффекту к предлагаемому является микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, первый триггер, три элемента И, три элемента ИЛИ, регистр микрокоманд, регистр адреса, блок формирования адреса, причем выходы регистра аднемодифицируемых и модифицируемых частей адресных выходов блока, группа немодифицированных разрядов первой группы входов блока соединена с вторыми входами соответствующих элементов И первой группы, группа модифицированных разрядов первой группы входов блока соединена с первыми входами соответствующих сумматоров по модулю два, выходы которых соединены с вторыми входа» ми соответствующих элементов- И второй группы, входы кода проверяемого логического условия первой группы входов блока соединены с первыми входами соответствующих элементов

И третьей группы, выходы которых соединены с вторыми входами соответствующих сумматоров по модулю два группы, вторая группа входов блока соедйнена с вторыми входами соответствующих элементов И третьей группы.

101б782 равления достаточно обновлять лишь искаженные микрокоманды.

Низкая отказоустойчивость устройства обусловлена тем, что описанная дисциплина его функционирования не обеспечивает. полной защиты от повторного проявления случайных сбоев в первом блоке памяти, а возможность обнаружить ошибки в информации в момент ее считывания из первого блока памяти и выдачи на выход отсутствует. Кроме того, при устойчивых отказах ячеек первого блока памяти микрокоманд последующее обновление информации в нем не приводит к обходу отказавших ячеек и восстановлению соответствующих микрокоманд, вследствие чего устройство становится неработоспособным.

Таким образом, отсутствие изби- 2О рательности при восстановлении информации, невозможность обнаружения ошибок в информации, считываемой из первого блока памяти микрокоманд, а также невозможность восстановле- -25 ния информации при наличии отказавших ячеек в первом блоке памяти снижает быстродействие и отказоустойчивость устройства.

Цель изобретения — повышение бы- ЗО стродействия и отказоустойчивости микропрограммного устройства управлення.

Поставленная цель достигается тем, что в микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, первый триггер, первый, второй и третий элементы И, первый, второй и третий элементы ИЛИ, регистр микрокоманд, регистр адреса, блок формирования адреса, причем выходы регистра адреса микрокоманд соединены с адресными входами первого блока памяти микрокоманд, группа адресных выходов регистра микроко- 45 манд соединены с входами первой группы входов блока формирования адреса, первая группа информационных входов устройства соединена с второй группой входов блока формирова- 5р ния адреса, введены первый и второй счетчики, второй, третий и четвертый триггеры, третий блок памяти микрокоманд, блок памяти адресов. эталонов, блок анализа, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый элементы И, четвертый, пятый, шестой, седьмой и восьмой элементы ИЛИ., дешифратор, первый и второй элементы задержки, первый и второй регистры, первая, вторая и третья группа элементов

ИЛИ, первая, вторая, третья и чет-. вертая группа элементов И, первый и второй сумматоры по модулю два б5 и коммутатор, причем вторая групп.. информационных входов устройства соединена с первыми входами элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ первой группы, выходы последних соединены с входами регистра адреса, выходы регистра адреса соединены с адресными входами блока памяти адресов эталонов и второго блока памяти микрокоманд, выход которого соединен с информационным входом первого регистра, первый управляющий вход устройства соединен с вторыми входами элементов И первой группы, с первыми входами первого, второго и третьего элементов ИЛИ, с установочными входами регистра микрокоманд и первого триггера, нулевой выход которого соединен с установочным входом первого регистра и первым управляющим входом коммутатора, выход первого элемента И соединен с входом записи блока памяти адресов эталонов, с входом записи третьего блока памяти.микрокоманд, с вторым входом третьего элемента ИЛИ, с входом первого элемента задержки, выход третьего элемента ИЛИ соединен с установочными входами второго и третьего триггеров, нулевой выход которого соединен с первым входом второго элемента И, выходы первого регистра соединены с входами четвертого элемента ИЛИ второй группы, выходы которых соединены с информационными входами регистра микрокоманд, выход четвертого элемента ИЛИ соединен с первым входом третьего элемента И, выход которого соединен с единичным входом второго триггера, единичный выход которого соединен с вторым управляющим входом коммутатора, с инверсным входом четвертого и первым входом пятого элементов И, выходы четвертого и пятого элементов И соединены соответственно с управляющим входом блока формирования адреса и с единичным входом четвертого триггера, единичный выход которого соединен с первым входом первого элемента И, информационные выходы блока памяти адресов эталонов соединены с информационными входами второго регистра, информационные выходы которого соединены с информационными входами пятого элемента ИЛИ и с входами элементов И второй группы, выход пятого элемента ИЛИ соединен с первым входом шестого, инверсными входами седьмого, восьмого, первым инверсным входом девятого элементов И и вторыми входами элементов И второй группы, выходы элементов И второй группы соединены с первыми входами элементов ИЛИ третьей группы, выходы которых соединены с

1.016782

25 группой адресных входов третьего блока памяти микрокоманд, единичный выход первого триггера соединен с входом считывания второго блока памяти микрокоманд и первым входом шестого элемента ИЛИ, выход 5 которого соединен со счетным входом первого счетчика, а информационные выходы первого счетчика соединены с входами блока анализа, первый выход блока анализа соединен с первым входом десятого и инверсным входом одиннадцатого элементов И, выход которого соединен с входом четвертого элемента И и управляющими входами элементов И третьей группы, второй выход блока анализа соединен с первым входом седьмого элемента ИЛИ, выход которого соединен с инверсными входами двенадцатого и тринадцатого элементов И и является управляющим выходом устрой-. 20 ства, установочный первый и второй тактовые входы устройства соединены соответственно с установленным входом второго счетчика, с входами двенадцатого и тринадцатогб элементов И, выход двенадцатого элемента И соединен с вторыми входами первого, второго и третьего элементов И, выход десятого элемента

И соединен с первым информационным ЗО входом коммутатора и с единичным входом третьего триггера, выход тринадцатого элемента И соединен с вторым информационным входом коммутатора, с первыми входами восьмого и девятого элементов И, выход которого соединен с входом одиннадцатого элемента И, с вторым входом пятого элемента И и вторым входом первого элемента ИЛИ, выход которого соединен с входом обнуле- 4О ния..первого счетчика, выход первого элемента задержки соединен с входом обнуления четвертого триггера и со счетным входом второго счетчика, информационный выход которого соединен 45 с входами элементов И четвертой группы, с информационными .входами блока памяти адресов эталонов и с входами дешифратора, выход которого соединен с вторым вхОдом седьмого 5О элемента ИЛИ, выход шестого элемента И, соединен с входом чтения третьего блока памяти микрокоманд, через второй элемент задержки — с вторым входом второго элемента ИЛИ, с инверсными входами элементов И четвертой группы, выходы которых соединены с вторыми входами элементов ИЛИ третьей группы, информационные выходы первого и третьего блоков па- мяти микрокоманд соединены соответст-6О венно с вторыми и третьими входами элементов ИЛИ второй группы, выход второго элемента И соединен с входом седьмого элемента И и с инверс- ным входом шестого элемента И, выход 65 седьмого элемента. И соединен с входом чтения первого блока памяти микрокоманд, с вторым входом шестого элемента ИЛИ, с входом чтения блока памяти адресов эталонов, выходы микроопераций регистра микрокоманд соединены с вторыми входами элементов И третьей группы, выходы которых образуют группу выходов микроопераций устройства, выходы контрольного разряда, адресные выходы и выходы микроопераций регистра микрокоманд соединены с группой информационных входов третьего блока памяти, с группой входов первого сумматора по модулю два, инверсный выход которого соединен с первым входом восьмого элемента ИЛИ, выходы регистра адреса соединены с входами второго сумматора по модулю два, инверсный выход которого соединен с вторым входом восьмого элемента ИЛИ, выход контрольного разряда регистра микрокоманд соединен с информационным входом второго сумматора по модулю два, выход вос."ьмого элемента ИЛИ соединен с вторым инверсным входом девятого элемента

И и с вторым входом восьмого элемента И, выход которого соединен с вторым входом десятого элемента И, группа адресных выходов блока формирования адреса соединена с вторыми входами элементов ИЛИ первой группы.

Кроме того, блок анализа содержит первый и второй элементы И и элемент ИЛИ, причем первый, второй, третий и четвертый входы группы входов блока соединены соответственно с первым, вторым и третьим входами первого элемента И и с первым входом элемента ИЛИ, выход которого является первым выходом блока, выход первого элемента И соединен с вторым входом элемента ИЛИ, второй, третий и четвертый входы группы входов блока соединены соответственно с первым, вторыч и третьим входами второго элемента И, выход которого является вторым выходом блока.

Кроме того, блок формирования адреса содержит первую, вторую и третью группы элементов И и группу сумматоров по модулю два, причем управляющий вход блока соединен с первыми входами элементов И первой и второй групп, выходы которых образуют соответственно группы немодифицируемых и модифицируемых частей адресных выходов блока, группа немодифицированных разрядов первой группы входов блока соединена с вторыми входами соответствующих элементов И первой группы, группа модифицированных разрядов первой группы входов блока соединена с первыми входами соответствующих сум1016782 маторов по модулю два, выходы которых соединены с вторыми входами соответствующих элементов И второй группы, входы кода проверяемого логического условия первой группы входов блока соединены с первыми

5 входами соответствующих элементов И третьей группы, выходы которых соединены с вторыми входами соответствующих сумматоров по модулю два группы, вторая группа входов блока 10 соединен с вторыми входами соответствующих элементов И третьей группы.

Сущность изобретения состоит в повышении быстродействия микропрограммного устройства управления за 15 счет исключения неискаженных микрокоманд из числа обновляемых, а также в повышении его отказоустойчивости путем осуществления контроля правильности формирования микрокоманд перед их выполнением и автоматического их .восстановления при устойчивых отказах ячеек памяти первого блока памяти микрокоманд.

На фиг. 1 представлена функциональная схема предлагаемого микропрограммного устройства управления; на фиг. 2 — функциональная схема блока анализа; на фиг. 3 — функциональная схема блока формирования адреса.

Микропрограммное устройство управления содержит (фиг. 1) коммутатор 1, первый триггер 2, второй блок 3 памяти микрокоманд, первый регистр 4, четвертый элемент ИЛИ 5, третий элемент И 6, десятый элемент И 7, второй триггер 8, второй сумматор 9 по модулю два, восьмой элемент ИЛИ 10, шестой элемент

ИЛИ 11, первый элемент ИЛИ 12, пер- 40 вый счетчик 13, блок 14 анализа, первый сумматор 15 по модулю два, вторую группу входов 16 устройства, первый вход 17, первую группу элементов И 18, первую группу элементов ИЛИ 19, регистр 20, первый блок

21 памяти микрокоманд, первую группу входов 22 устройства, блок 23 формирования адреса, третью группу элементов И 24, выходы 25 микроопераций устройства, вторую группу .элементов ИЛИ 26, регистр 27 микрокоманды, четвертый элемент И 28, восьмой элемент И 29, первый элемент 30 задержки, второй вход 31 устройства, второй счетчик 32, четвертую группу элементов И 33, третью группу элементов ИЛИ .34, третий блок 35 памяти микрокоманд, шестой элемент И 36, десятый элемент И 37, одиннадцатый элемент И 37, третий 60 элемент ИЛИ 39, третий триггер 40, второй элемент И 41, седьмой элемент И 42, блок 43 памяти адресов эталонов, второй регистр 44, вторую . группу элементов И 45, первый элемент И 46, шестой элемент И 47, пятый элемент ИЛИ 48, тринадцатый элемент И 49, четвертый вход .50, четвертый триггер 51, двенадцатый элемент И 52, третий вход 53 устройства, второй элемент 54 задержки, второй элемент ИЛИ 55, дешифратор

56, седьмой элемент ИЛИ 57, выход отказа устройства 58, выходы группы выходов регистра 27 микрокоманды: выход 59 контрольного разряда, адресные выходы 60, выходы 61 микроопераций, группу 62 информационных входов блока 35, группу адресных входов 63 блока 35, вход 64 чтения блока 35, вход 65. записи блока 35, вход 66 чтения блока 43, группу адресных входов 67 блока 43, вход

68 записи блока 43, группу информационных входов 69 блока 43 памяти.

Блок 14 анализа (фиг. 2) содержит группу входов 70, первый элемент

И 71, элемент ИЛИ 72, первый выход

73, второй элемент И 75, второй выход 76. Блок формирования адреса (фиг. 3) содержит первую группу входов 77, группу выходов 78, первую группу элементов И 79, вторую группу элементов И 80, группу сумматоров 81 по модулю два, третью группу элементов И 82, вторую группу входов 83, управляющий вход 84.

Назначение основных функциональных элементов функциональной схемы микропрограммного устройства управления (фиг. 1) состоит в следующем.

Блок 21 памяти микрокоманд предназначен для хранения и выдачи микрокоманд на регистр 27. Блок 35 памяти предназначен для хранения эталонов отказавших микрокоманд, считываемых при отказе последних из блока 3 памяти микрокоманд. Блок

43 памяти адресов эталонов отказавших микрокоманд предназначен для хранения адресов ячеек памяти блока 35 памяти микрокоманд, в которых записаны эталоны отказавших микрокоманд по данному адресу, т.е. адреса ячеек памяти блока 43 памяти и блока 21 памяти совпадают.

Коммутатор 1 предназначен для формирования сигнала изменения состояния триггера 2 на противоположное. Регистр 4 предназначен для хранения считанной из блока 3 памяти эталонной микрокоманды. Триггер 2 предназначен для управления считыванием эталонной микрокоманды из блока 3 памяти микрокоманд.

Элемент ИЛф 5 и элемент И 6 предназначены для формирования сигйала на S-вход триггера 8. Триггер

8 предназначен для формирования сигнала, изменяющего через коммутатор 1 состояние триггера 2 на противоположное, через элемент И 28 запрещающего выдачу адреса очередной

1016782

10.микрокоманды из блока 23 формирования адреса на регистр 20 адреса, устанавливающего через элемент И 37 триггер 51 в единичное состояние. .Элемент И 7 предназначен для формирования сигнала, управляющего работой коммутатора 1 и устанавливающего триггер 40 в единичное состояние.

Сумматор 9 по модулю два предназначен для проверки соответствия счи- 1 таиной микрокоманды ее адреса .путем проверки суммарной четности адреса, хранящегося на регистре 20, и контрольного признака микрокоманды, поступающего с выхода 59 регистра 27 микрокоманды 7. Если их сумма по модулю два четна, то это свидительствует об ошибке и приведет к выдаче сигнала на элемент ИЛИ 10.

Так как число адресов и соответ2 ствующих им микрокоманд есть вели- чины ограниченные и заранее известные, то для множества четных кодов адресов можно записать в контрольном разряде микрокоманды единицу, а множеству нечетных адресов - ноль. .При этом возможности контроля микрокоманды на правильность формирования существенно. возрастают.

Сумматор 15 по модулю два предназначен для проверки на неискаженность микрокоманды путем суммирова-, ния всех ее разрядов и выдачи в случае четного результата проверки наличие искажения )сигнала на элемент ИЛИ 10. Элемент ИЛИ 10 предназначен для формирования сигнала, идентифицирующего наличие искажения в микрокоманде и выдачу его на элементы И 29 и Зб.

Группа элементов ИЛИ 19 предназначена для передачи. кода операции. с выходов группы элементов И 18 либо адреса очередной микрокоманды с выходов блока. 23 формирования адреса на регистр 20 адреса.

Регистр 20 адреса предназначен для.хранения адреса следующей мик-: рокоманды и выдачи его на адресные входы блоков 3, 21.и 43 памяти. Регистр 27 микрокоманды предназначен для хранения формируемой микропрограммным устройством управления микрокоманды и выдачи ее на входы сумматора 15 по модулю два, на информационные входы блока 35 памяти, выдачи микрооперационной части микрокоманды на информационные входы группы элементов И 24, а адресной части — на входы первой группы входов блока 23 формирования адреса.

Группа входов 22 устройства пред- назначена для передачи сигналов логических условий на блок 23 формирования адреса. Блок 23 формирования адреса предназначен для формирования адреса следующей микрокоманды по коду ее косвенного .адреса, поступающему на первую группу входов адрес- ных выходов 60 регистра 27 микроко-, манды, и по сигналам логических ус-. ловий,.поступающим на вторую группу входов и .выдачи его через группу элементов ИЛИ 19 на регистр 20 адреса.

Группа элементов И 24 предназна-.

0 чена для управления выдачей сигналов микроопераций, поступающих на ее информационные входы, на выходы

25 микрооперацнй устройства.

Счетчик 13 предназначен для под5 счета количества повторных считываний микрокомандь1 с блока 21 памяти и с блока 3 памяти.

Блок 14 анализа предназначен для формирования сигнала на вход элементов И 7 и 38 при достижении содержимым счетчика 13 величины

7 Ь1ч <14 и для Формирования сигнала, идентифицирующего отказ устройства, на элемент ИЛИ 57 при N -= -14..

Счетчик 32 предназначен для формирования адреса ячеек памяти блока

35 памяти, в которые записываются эталоны отказавших микрокоманд, считываемые с блока 3 памяти микрокоманд.

Группа элементов И 33 предназначены для передачи адреса с выходов счетчика 32 на группу элементов

ИЛИ 34.

Группа элементов ИЛИ 34 предназначена для выдачи адресной информации на группу адресных входов бЗ блока

35 памяти.микрокоманд с выходов группы элементов И 33 либо с выходов группы элементов И 45.

Элемент И 28 предназначен для

40 формирования сигнала, запрещающего выдачу адреса очередной микрокоманды с блока.23 формирования адреса при неправильном считывании и записи в регистр 27 микрокоманды текущей микрокоманды. Элемент И 29 предназначен для формирования сигнала, соответствующего записи искаженной ваюкрокоманды в регистр 27 микрокоманды.

Элемент И 36 предназначен для форми50 рования сигнала, ° соответствующего записи в регистр 27 микрокоманды и неискаженной микрокоманды. Элемент

H 37 предназначен для формирования сигнала,.-соответствующего записи в регистр 27 микрокоманды неискаженного эталона отказавшей микрокоманды, считанного с блока 3 памяти микрокоманд. Элемент И 38 предназначен для формирования сигнала, .разреещающего выдачу,микрокоманды с регистра

60 27 микрокомандь1 через группу элементов И 24 на .выходы 25 микроопераций устройства.

Триггер 40 предназначен для управления считыванием информации из блоков 21 и 43 памяти. Триггер 51

1016782

12 начена для формирования модифицированной части адреса очередной микрокоманды. Группа элементов И 82 предназначена для управления подачей

5 кода логического условия модифицирующего модифицируемую часть адреса очередной микрокоманды и выдачу его на группу сумматоров 81 по модулю два.

Группа входов 77 предназначена для передачи на элементы блока 23 формирования адреса немодифицированного кода адреса очередной микрокоманды.

Группа входов 83 предназначена

> для передачи в блок 23 формирования адреса сигналов логических условий с группы входов 22 устройства.

Вход 31 предназначен для выдачи сигнала обнуления на вход счетчика

O 32.

Блок 23 формирования адреса функционирует следующим образом.

Косвенный адрес очередной микрокоманды состоит из трех полей: поле немодифицируемой части адреса; поле модифицируемой части адреса; поле кода проверяемого логического условия.

В зависимости от содержимого третьего поля возможны два режима работы блока формирования адреса.

Первый режим. Содержимое третьего поля косвенного адреса — нулевое. Этот режим соответствует работе микропрограммного устройства управления на линейных участках микропрограмм.

В этом режиме, код косвенного адреса очередной микрокоманды управления поступает на группу входов

77 блока 23. Первое поле адреса поступает иа первые входы элементов

И группы элементов И 79. Второе поле адреса поступает через группу .сумматоров 81 по модулю два на первые входы элементов И группы элементов И 80. При наличии сигнала на управляющем входе блока 84 адрес очередной микрокоманды с выходов групп элементов И 80 и 79 поступает на группу выходов 78 блока.

Второй режим. Содержимое третьего поля косвенного адреса очередной микрокоманды — ненулевое.

Этот режим соответствует формированию адреса очередной микрокоманды в точке ответвления микропрограммы.

Косвенный адрес очередной микрокоманды поступает на группу входов

77 блока 7. Код с первого поля адреса поступает на первую группу входов группы элементов И 79. Код с второго поля адреса поступает на первую группу входов группы сумматоров 81 по модулю два.

Код с третьего поля адреса поступает на первую группу входов предназн чен для формирования сигнала, разрешающего запись информации в блоки 43 и 45 памяти, и уве личивающего содержимое счетчика 32 на единицу. Элемент И 42 предназначен для формирования сигнала на вход считывания информации блоков

21 и 43 памяти и увеличения содержимого счетчика 13 на единицу. Элемент И 46 предназначен для формирования сигнала на входы записи блоков 43 и 35 памяти, на — вход триггера 40 и увеличивающего содержимое счетчика 32 на единицу. Элемент

И 47 предназначен для формирования сигнала на вход 64 считывания блока 1-

35 памяти и обнуляющего через элемент 54 задержки и элемент. ИЛИ 55 регистр 44. Регистр 44 предназначен для хранения адреса эталона отказавшей микрокоманды, хранящегося в блоке 35 памяти микрокоманд считанного с блока