Устройство для контроля логических блоков

Устройство для контроля логических блоков

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯЛОГИЧЕСКИХ БЛОКОВ, содержащее счетчик адреса, блок памяти, два регистра, первый блок сравнения, блок индикации , причем выходы счетчика адреса соединены с адресныкда входами блока памяти, первая группа входов первого блока сравнения соединена с выходами контролируемого логического блока, отличак1щееся тем, что, с целью повышения надежности контроля путём обнаружения отказов блока памяти, введены триггер, элемент ИЛИ, три элемента И, генератор тактовых импульсов, элемент задержки, второй блок сравнения, причем выходы блока памяти соединены с группой входов первого регистра, первая и вторая группы выходов которого соединены с первой группой входов второго блока сравнения и группой входов второго регистра, выходы которого соедит иены с второй группой входов второго блока сравнения, первая группа выходов первого регистра соединена с входами контролируемого логического блока, вторая группа выходов первого регистра соединена с втосюй группой входов первого блока сравяевия, выход генератора тактовых икшульсов соединен с первыми входами тре,х элемен тов И, &ЫХОД первого элемента И соединен с управляющи1 в1 входами двух регистров , блока памяти и со счетньт входом счетчика адреса, выходы Которого соединены с входами элемента ИЛИ, выход которого соединен с вторым ВХОДСЯ4 первого элемента И и чет рез элемент задержки соединен с втО рым входом элемента И и (Л управлякицим входом блока и щикацки, вход запуска устройства соединен с входе второго элемента И, выход которого соединен с входом начальных установок счетчика адаеса и нулевьвли входами триггера и двух регистров , выход второго блока сравнения соединен с первьаи входом Спока индикации и нулевым входом счетчика адреса, выход первого блока сравнения Од соединен с третьим входом третьего элемента И, которого,соединен с единичным входом триггера, выход 00 которого соединен с вторым входом О) блока индикации.

СОКИ СОВЕТСКИХ

И

Я:СПУБЛИН (1% (111

3(Я) G 06 F 11 26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPGHOMY СВИДЕТЕЛЬСТВУ

ЩСУДАРСТВЕННЫЙ КОМИТЕТ СССР

rl0 ДЕЛАМ H306PETEHHA H OTHPblTHA (21) 3329576/18-24 (22) 28.07.81 (46)07.05.83. Вюл. Р 17 (72) С. Н. Никулин и В. Ф. Тютерев (53)681.3(088.8) (56)1. Авторское свидетельство СССР

9 498619, кл. G 06 F 11/00, 1973.

2. Авторское свидетельство СССР

Р 607218, кл. G 06 F 11/00, 1975 (прототип). (54)(57) УСТРОЙСТВО ДЗИ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ,.содержащее счетчик адреса, блок памяти, два регистра, первый блок сравнения, блок индикации, причем выходы счетчика адреса соединены с адресными входами блока памяти, первая группа входов первого блока сравнения соединена с выходами контролируемого логического блока, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности контроля путем обнаружения отказов блока памяти, введены триггер, элемент ИЛИ, три элемента И, генератор тактовых импульсов, элемент задержки, второй блок сравнения, причем выходы блока памяти соединены с группой входов первого регистра, первая и вторая группы выходов которого соединены с первой группой входов второго блока сравнения и группой входов второго регистра, выходы которого соединены с второй группой входов второго блока сравнения, первая группа выходов первого регистра соединена с входами контролируемого логического блока, вторая группа выходов первого регистра соединена с второй группой входов первого блока сравнения, выход генератора тактовых импульсов соединен с первымн входами трех элемен". тов И, выход первого элемента И соединен с управляющиьяю входамн двух ре-. гистров, блока памяти и со счетным входом счетчика адреса, выходы которого соединены с входами элемента

ИЛИ, выход которого соединен с вторым входом первого элемента И и через элемент задержки соединен с вто- Я рым входом третьего элемента И и управлякнцнм входом блока индикации, вход запуска устройства соединен с вторым входом второго элемента И, выход которого соединен с входом на чальных установок счетчика адреса и р нулевыми входами триггера и двух регистров, выход второго блока сравнения соединен с первым входом блока индикации и нулевым входом счетчика адреса, выход первого блока сравнения соединен с третьим входом третьего элемента И, выход которого соединен с единичным входом триггера, выход которого соединен с вторым входом блока индикации.

1016786

Изобретение относится к вычислительной технике и может быть использовано для контроля логических схем.

Известно устройство для контроля цифровых узлов, содержащее блок памяти, блок сравнения, блок индикации и регистр (1 1.

В этом устройстве при контроле логических схем можно обнаружить отказы регистра, но нельзя обнаружить отказы блока памяти, так как возникновение отказа блока памяти будет отображено как отказ контролируемой логической схемы.

Наиболее близким по технической сущности к предлагаемому является 15 устройство для контроля цифровых блоков, содержащее блок памяти, счетчик адреса, первый и второй регистры, первый блок сравнения и блок индикации, причем выходы счетчика адреса соединены с адресными входами блока памяти, выходы блока памяти соединены с входами первого регистра, первые выходы которого подключены к первым входам первого блока сравнения (2 ).

В этом устройстве блок индикации также отображает отказы блока памяти как отказы контролируемой логической схемы и исправная логическая схема может быть принята за неисправную. Блок памяти является изделием высокой сложности, вероятность отказа которого может быть сравнима с вероятностью отказа контролируемой логической схемы.

Цель изобретения повышение надежности контроля путем обнаружения отказов блока памяти.

Поставленная цель достигается тем, что в устройство для контроля логи- 40 ческих блоков, содержащее счетчик адреса, блок памяти, два регистра, первый блок сравнения, блок индикации, причем выходы счетчика адреса соединены с адресными входами блока 45 памяти., первая группа входов первого блока сравнения соединена с выходами контролируемого логического блока, введены триггер, элемент ИЛИ, три элемента И, генератор тактовых импуль5п сов, элемент задержки, второй блок сравнения, причем выходы блока памяти соединены с группой входов первого регистра, первая и вторая группы выходов которого соединены с первой группой входов второго блока сравнения и группой входов второго регистра, выходы которого соединены с второй группой входов второго блока сравнения, первая группа выходов первого регистра соединена с входами контролируемого логического блока, вторая группа выходов первого регистра соединена с второй группой входов первого блока сравнения, выход генератора тактовых импульсов соеди. 65 нен с первыми входами трех элементов

И, выход первого элемента И соединен с управляющими входами двух регистров, блока памяти и со счетным входом счетчика адреса, выходы которого соедине-. ны с входами элемента ИЛИ, выход которого соединен с вторым входом первого элемента И и через элемент задержки соединен с вторым входом третьего элемента И--и управляющим входом блока индикации, вход запуска устройства соединен с вторым входом первого элемента И, выход которого соединен с входом начальных установок счетчика адреса и нулевыми входами триггера и двух регистров, выход второго блока сравнения соединен с первым входом блока индикации и нулевым входом счетчика адреса, выход первого блока сравнения соединен с третьим входом третьего элемента И, выход которого соединен с единичным входом триггера, выход которого соединен с вторым входом блока индикации.

На чертеже представлены функциональная схема устройства для контроля логических блоков и контролируемый логический блок.

Устройство содержит счетчик 1 адреса, блок 2 памяти, первый регистр 3, второй регистр 4, первый блок 5 сравнения, второй блок 6 сравнения, первый элемент И 7, элемент HJIH 8, генератор 9 тактовых импульсов, второй элемент .И 10, элемент 11 задержки, третий элемент И 12, триггер 13,блок

14 инцикации, вход 15 запуска устройства и контролируемый логический блок 16.

Блок 2 памяти предназначен для хранения и выдачи в первый регистр 3 тестовой информации — упорядоченной последовательности тестов. Каждая ячейка блока 2 памяти разделена на две зоны. В разрядах первой зоны ячейки хранятся стимулы — набор сигналов, подаваемых на входы контролируемого логического блока 16, в разря-дах второй зоны хранятся эталоны— набор сигналов, которые должны появиться на выходах контролируемого логического блока 16, если он исправен.,)Первая зона каждой ячейки блока

2 памяти состоит из и двоичных разрядов (по количеству входов контролируемого логического блока 16 ), вторая зона каждой ячейки блока 2 содержит m двоичных разрядов (по количеству выходов .контролируемого логического блока 16)-. При этом первый (старший ) разряд ячейки соответствует первому входу, второй разряд — второму входу, и-ый разряд - n-ому входу логического блока 16, (n+-1)ый разряд ячейки - первому выходу, (п + 2) -ый разряд — второму выходу, ..., (n+

+ m)-ый разряд (младший ) - m-му вы.1016786 ходу логического блока 16. Таким образом, в каждой ячейке блока 2 памяти хранится один тест - набор стимулов и эталонов, представляющих собой (о + m ) разрядное двоичное число

T (t(„1 - () 4(„ 1),) 2 К . 5

1 1 где i - номер ячейки блока 2 памяти, к - количество ячеек блока 2 памяти.

Двоичному числу Т еоответствует десятичный эквивалент Д,.

n+m

Д.=) с("2

Тестовая последовательность, записанная в ячейках блока 2 памяти упорядочена по следующему правилу. Десятичный эквивалент Д., теста Т;, запи-. санного в ячейке ) меньше или равен десятичному эквиваленту Д;+„теста

T.+, записанного в () + 1 )-й ячейке. Если длина тестовой последовательности P. (количество тестов ) контролируемого логического блока 16 оказалась меньше количества ячеек блока 2 памяти 9

Счетчик 1 адреса предназначен для выбора адресов ячеек .блока 2 памяти таким образом, чтобы .жесты 35 считывались из блока 2 памяти в порядке возрастания номеров хранящих их ячеек.

Первый регистр 3 предназначен для хранения одного теста Т„ и выдачи 40 в течение одного такта стимулов.-на. контролируемый логический блок 16 и эталонов на первый блок 5 сравнения.

Второй регистр 4 предназначен для хранения теста Т,- „; используемого для контроля логического блока 16 в предыдущем такте.

Первый блок. 5 сравнения предназначен для поразрядного сравнения значений эталонов теста и выходнь)х реакций контролируемого логического блока 16 на стимулы теста.

Второй блок 6 сравнения предназначен для сравнения десятичного эквивалента Д. теста Т;„, храняще1-1 гося во.втором регистре 4 с десятичным эквивалентом Д; теста Т;, хранящегося* в первом регистре 3. Блок 14 индикации отображает технологическое. состояние контролируемого логического блока 16 и блока 2 памяти. " 60

Устройство работает следующим образом.

После. подачи на вход 15 запуска устройства импульса запуска, длигельность которого не меньше периода 65 повторения тактовых импульсов генератора 9 тактовых импульсов, на выходе второго элемента И 10 в момент, ссответствующий появлению на его первом входе импульса генератора 9 тактовых импульсов, появляется импульс, который подается на входы установки в ноль триггера 13 регистров 3 и 4, и на вход начальных установок счетчика

1 адреса. Триггер 13 и регистры 3 и 4 устанавливаются в нулевое состояние, а счетчик 1 адреса устанавливается н состояние, соответствующее записи в него одного импульса. С выходов счетчика 1 адреса на адресные входы блока 2 памяти и входы элемента ИЛИ 8 . поступают сигналы, соответствующие адресу первой ячейки блока 2 памяти.

Однако считывания информации иэ этой ячейки блока 2 памяти не происходит, так как на управляющие входы блока 2 памяти и регистров 3 и 4 не подан тактовый импульс генератора 9. Появившийся на одном иэ выходов счетчика 1 адреса сигнал "Логическая единица"„ пройдет через элемент ИЛИ 8 на пер-вый вход первого элемента И 7, разрешая прохождение тактовых импульсов с выхода генератора 9 через перьый элемент 17 на счетный вход счетчика 1 адреса, управляющие входы бло-ка 2 памяти, регистров 3 и 4, и через элемент 11 задержки на один такт, на второй вход третьего элемента И 12.

По первому тактовому импульсу, поступцвшему-с выхода генератора 9 через первый элемент И 7, происходит считывание первого теста Т„, хранящегося в первой ячейке блока 2 памяти, и запись этого теста в первый регистр

3 ° При этом второй регистр 4 остается в нулевом состоянии. С первой группы выходов первого регистра 3 стимулы поступят на входы контролируемого логического блока 16, а эталоны с второй группы выходов первого регистра

3 поступят на вторую группу входов первого блока 5 сравнения. На первую группу входов блока 5-сравнения начинают поступать сигналы с выходов контролируемого логического блока

16 — реакция на стимулы первого теста.

Кроме того, первый тест с первой и второй групп выходов регистра 3 поступает на первую группу входов блока 6 сравнения, на вторую группу входов которого поступает нулевая комбинация сигналов с выходов второ. го регистра 4.

К моменту появления на выходе генератора 9 тактовых импульсов второго тактового импульса на выходе элемейта 11 задержки -появляется сигнал

"Логическая единица", который.-поступает на второй вход третьего элемента И 12. Если контролируемый логический блок 16 неисправен и его реакция на стимулы первого теста не

1016786

50 правильная, то с выхода первого блока 5 сравнения на третий. вход третьего элемента И 12 поступает сигнал

"Логическая едница". При этом второй тактовый импульс, поступая на первый вход третьего элемента И 12, проходит через третий элемент И. 12 на единичный вход триггера 13 и устанавливает его в единичное состояние, соответствующее неисправности контролируемого логического блока 16.

Если к моменту появления на выходе генератора 9 тактовых импульсов второго тактового импульса реакция контролируемого логического блока 16 на стимулы первого теста соответствует эталонам, то на выходе первого блока 5 сравнения установится сигнал "Логический ноль", который, поступая на третий вход третьего элемента И 12, запретит поступление вто-20 рого, тактового импульса на единичный вход триггера 13 °

Второй тактовый импульс генератора 9 тактовых импульсов через первый элемент И 7 йодается на счетный 25 вход счетчика 1 адреса и на управляющие входы блока 2 памяти и регистров

3 и 4. После окончания второго тактового импульса второй тест из второй ячейки блока 2 памяти запишется в первый регистр 3 и поступит на входы контролируемого логического блока 16 и вторую группу входов nepaoro блока

5 сравнения, первый тест из первого регистра 3 перепишется во второй регистр 4, а в счетчике 1 адреса добавится один импульс. На выходах счетчика 1 адреса установятся сигналы, соответствующие адресу следующей, третьей ячейки блока 2 памяти.

Таким образом, по каждому (i + 1)ому тактовому импульсу генератора 9, проходящему на выход первого элемента И 7, с выхода первого блока 5 сравнения через третий элемент И 12 на единичный вход триггера 13 происходит 45 передача сигнала о результате сравнения сигналов с.выходов контролируемого логического блока 16 с эталонами теста Т . В то же время во втором блоке 6 сравнения происходит сравнение десятичных эквивалентов

Д,. и Д; „-тестов Т„ и Т „, хранящихся соответственно в регистрах 3 и 4.

Если Д; (Д „, то сигнал "Логическая единица, соответствующий неис- 55 правности блока 2 памяти, поступит на первый вход блока 14 индикации и на вход установки в ноль счетчика

1 адреса. При этом счетчик 1 адреса установится в нулевое состояние и с выхода элемента ИЛИ 8 сигнал "Логический ноль" поступит на второй вход первого элемента И 7, запрещая подачу импульсов генератора 9 тактовых импульсов на счетный вход счетчика 1 адреса и управляющие входы блока 2 памяти регистров 3 и 4. С задержкой на один такт сигнал "Логический ноль" с вЫхода элемента ИЛИ 8 через элемент 11 задержки поступит на второй вход третьего элемента И-12 и управляющий вход блока 14 индикации.

Сигнал "Логический ноль", поступивший на управляющий вход блока 14 индикации, разрешит отображение неисправности блока 2 памяти.

В том случае, когда- при сравнении во втором блоке 6 сравнения оказалос» что Д„ 1, Д;„ на выходе блока 6 появляется сигйал исправности блока 2 памяти "Логический ноль", который не обнуляет:.счетчик 1 адреса. При этом работа устройства продолжится и на счетный вход счетчика 1 адреса, управляющие входы блока 2 памяти регистров 3 и 4 через первый элемент

И 7 поступит следующий тактовый импульс.

Если в момент подачи очередного тактового импульса на выходе первого блока 5 сравнения установится сигнал неисправности контролируемого логического блока 16 "Логическая единица", то импульс, появившийся на выходе генератора 9 пройдет через третий элемент И 12 на единичный вход триггера 13. Триггер 13 установится в единичное состояние, запомнив факт проявления несиправности блока 16, а сигнал "Логическая единица" с его единичного выхода поступит на второй вход блока 14 индикации. Работа уст-ройства при этом не прекращается и тактовые импульсы генератора 9 будут поступать на выход первого элемента И 7.

Предпоследний, к-ый тактовый импульс генератора 9 тактовых импульсов, пройдя через первый элемент И 7, поступит на счетный вход счетчика 1 адреса. При этом счетчик 1 адреса установится в нулевое состояние, а иэ последней ячейки блока 2 памяти будет записан в первый регистр 3 последний тест Т,стимулы которого поступят на входй контролируемого логического блока 16, а эталоны - на вторую группу входов первого блока

5 сравнения.

После обнуления счетчика 1 адреса сигнал "Логический ноль" с выхода элемента ИЛИ 8 поступит на второй вход первого элемента И 7 и запретит прохождение тактовых импульсов с выхода генератора 9 через первый элемент И 7. С задержкой на один такт .сигнал Логический ноль" с выхода элемента ИЛИ 8 через элемент 11 задержки поступит на управляющий вход блока 4 индикации и на второй вход третьего элемента И 12. Если при сравненни по последнему тесту на выходе первого блока 5 сравнения появится сигнал неисправности контролируемого.логического блока 16 "Логическая единица", то ввиду задержки на один такт сигнала с выхода элемента ИЛИ 8 последний (к + 1)-ый импульс генератора 9 тактовых импульсов, поступйвшнй на первый. вход третьего эле« 5 ,мента И 12, пройдет на единичный вход триггера 13. Триггер 13, если он был в нулевом состоянии, установится.в единичное состояние. При этом сигнал "Логическая единица" с единичного выхо- 10 да триггера 13 поступит на второй вход блока 14 индикации,.а сигнал "Логический ноль", поданный на уттравляющий вход блока 14 индикации, раэрешит отображение. неисправности кон- 15 тролируемого логического блока 16.

Если после обнуления счетчика -1 . адреса и поступления последнего тактового импульса с выхода генератора

9 триггер 13 будет находиться в нуле--0 вом состоянии и с.выхода второго блока 6 сравнения на первый вход блока 14 индикации будет подаваться сигнал "Логический нолт.", свидетельствующий об.отсутствии, неисправности блока 2 памяти, то сигйал "Логическнй ноль", поступивший с выхода элемента

11 эадержки на управляющий вход блока

14 индикации, раэрешит отображение в блоке 14 индикации. исправного cocãîяния контролируемого логического блока 16 и блока 2 памяти.

Таким обраэом, предлагаемое устройство дает воэвюжность во время контроля логических блоков контролировать техническое состояние блока

2 памяти и обнаруживать неисправно- . сти блока 2 памяти, приводящие к нарушению условия расположения тестов в ячейках блока 2 памяти в порядке неубывания десятичных эквивалентов тестов.

1016786

Составитель В. Гречнев

:Техред В.Далекорей

Редактор l0 Середа

КоРРеКтоР м 0 а „

Заказ 3387/48

Тираж 706.

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Косква, Ж-35,:Наукская наб., д. 4/5

Подписное

Филиал ППП "Патент", г. Ужгород, Ул. Проектная, 4