Микропроцессор с контролем

Микропроцессор с контролем

Иллюстрации

Показать все

Реферат

 

МИКРОПРОЦЕССОР С KOHTPOJDSM, содержащий арифметико-логический блок, блок микропрогра Ф4Ного управления , первый и второй коммутаторы операндов , блок синхронизации, блок регистров регистр данных, регистр адреса , свертки по ырдолза два данных н адреса, первый и второй триггеры четности, причём выходы регистров данных и адреса соединены соответственно с первыми входами сверток по модрлю два данных и адреса, выходы которых соединены соответственно с информационными входами первого, и второго триггеров четности и выходными шинами адреса и данных микропро- . цессора, первый управлякяций выход блока микропрограммного управления соединен с входами настройки арифметико-логического блока, с управляюцими входами первого и второго кс 4мутаторов операндов, блока регистров, регистра адреса и регистра данных, первш выход блока синхронизации соединен с входом синзсронизации блока регистров, регистра данных и регистра адреса, второй и третий выходы блока синхронизации соединены соответственно с входами синхронизации первого и второго триггеров четности, выходы регистра данных соединены с первыми входами первого и второго коммутаторов операндов, входы первого и второго операндов микропроцессоров соединены с вторыми входами первого и второго коммутаторов операндов, выход блока регистров соединен с третьими .входами первого и второго коммутаторов операндов, выходы которых соединены с входами первого и второго операндов арифметико-логического блока соответственно, вход переноса микропроцессора соединен с входом переноса арифметико-логического блока, выход переноса которого соединен с выходом переноса микропроцессора, информационный выход арифметико-логического (О блока соединен с информационным входом регистра адреса, регистра данных и блока регистров, о тл и ч a ю 1д и и с я тем, что, с целью сокршцения объема контрольного оборудования при выполнении логических операций, введены коммутатор свертки адреса, коммутатор свертки данных, элемент И-НЕ и коьвлутатор сигналов ошибки, причем второй управляющий выход блока ф микропрограммного управления соединен с управляющими входами коммутаторов сверток адреса и данных, a третий 00 управляющий выход блока микропрограм00 много управления соединен с входом блока синхронизации, четвертый выход Опока синхронизации соединен с первыми управляющими входами кокмутатора сигналов ошибки, выход которого соединен с первым входом блока микро программного управления и является, контрольньал выходом йикропроцессОра, ,вхсф1Ы наращивания сверток адреса и данных микропроцессор соединены соответственно с первыми входами коммутаторов сверток адреса и данных, выходы которых соединены соответственно с вторыми входами сверток адреса и данных, выход первого триггера

CaeS СОВЕТСНИХ

0СО ИЛИ

PEtflVSJlHH

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

OllHCAHME ИЗОЬЩТКНия

Н ARTOPCNOIAV CElll/IÜÑòàì (21) 3237285/18-24 (22) 12. 01. 81 (46) .07. 05. 83. Бюл. 9 17 (72) Р.Я. Берсон,. Л.В. Гольдреев .и Н.D. Седов

"(53). 581.3(088 8) (56) 1 ° Авторское свидетельство СССР

9 705452, кл. G 06 F 15/00, 1979.

2. Селлерс. Методы обнаружения

:ошибок в работе ЭЦВИ.И, "Иир" 1972, с. 143-148.

3. Иикронроцессорные комплекты интегральных схем. Под ред.A.A.Васен кова и В.A. Шахнова. И., "Радио и связь", 1982, с. 15-17, рис.21.

4. Патент США 9 3 315 235, кл.340.172 ° 5р 1967. (прототип). (54)(57) МИКРОПРОЦЕССОР С КОНТРОЛЕМ, содержащий арифметико-логический блок, блок микропрограммного управления, первый и второй ковевутаторы операндов, блок синхронизации, блок регистров, регистр данных, регистр адреса, свертки по модолю два данных и адреса, первый и второй триггеры

: четности, причем выходы регистров данных и адреса соединены соответственно с первыми входами сверток по модолю два данных и адреса, выходы которых соединены соответственно с информационными входами первого.и второго триггеров четности и выходными шинами адреса и данных микропроцессора, первый управляющий выход блока микропрограммного управления соединен с входами настройки арифме- . тико-логического блока, с управляющими входами первого и второго коммутаторов операндов, блока регистров, : регистра адреса и регистра данных, первый выход блока синхронизации соединен с входом синхронизации блока регистров, регистра данных и регистра адреса, второй и третий выходы блока синхронизации соединены соответственно с входами синхронизации первого и

, . ,SU„„1016788

ЗСЮ .06 F 15 00 G 06F 11 08 второго триггеров четности, выходы регистра данных соединены с первыми входами первого и второго коммутаторов операндов, входы первого и второго операндов микропроцессоров соедииены с вторыми входами первого и второго коммутаторов операндов, выход блока регистров соединен с третьимн входами первого и второго коммутаторов операндов, выходы которых соедииены с входами первого и второго операндов арифметико-логического блока соответственно, вход переноса микропроцессора соединен с входом переноса арифметико-логического блока, выход переноса которого соединен с выходом переноса микропроцессора, ннформаци-. Я онный выход арнфметико-логического блока соединен с информационным входом регистра адреса, регистра данных и блока регистров, о тл и ч а юшийся тем, что, с целью сокращения объема контрольного оборудования Я при выполнении логических операций, введены коммутатор свертки адреса, коммутатор свертки данных, элемент (И-НЕ и коммутатор сигналов ошибки, причем второй управляющий выход блока микропрограммного управления соединен ф с управляющими входами коммутаторов сверток адреса и данных, а третий управляющий выход блока.микропрограм- QO много управления соединен с входом (ф блока синхронизации, четвертый выход блока синхронизации соединен с первы ми управляющими входами коммутатора сигналов ошибки, выход которого соединен с первым входом блока микропрограммного управления и является контрольным выходом микропроцессора,,входы наращивания сверток адреса и данных микропроцессора соединены соответственно с первыми входами коммутаторов сверток адреса и данных, выходы которых соединены соответственно с вторыми входами сверток адреса и данных, выход первого триггера

1016788 четности соединен с вторыми входами коммутаторов сверток адреса и данных, первым информационным входом коммутатора сигналов ошибки, выход второго триггера четности соединен с третьими входами коммутаторов сверток ад-, реса,и данных и с вторым информационным входом коммутатора сигналов ошибки, входы первого и второго операндов микропроцессора соединены соответственно с четвертыми и пятыми входами коммутаторов сверток адреса и данных, шестые входы которых соединены с шиИзобретение относится к цифровой вычислительной технике и дискретной .автоматике и может быть использовано в устройствах обработки двойной ин- формации с:контролем.

Известны микропроцессоры с оперативным контролем, при котором возникающие сбои (отказы) обнаруживаются в неверном цикле работы микропроцессора или с задержкой на несколько циклов, определяемой конкретной схемой контроля (1, (21 и (3 ).

В известном микропроцессоре контроль выполнения микропрограмм осуществляется подсчетомчисла микрокоманд в конкретнойчасти алгоритма исравне- нием этого числа с зарание подсчитанным.

Недостатками такого контроля является отсутствие контроля операций, неконкретность определения сбившегося узла, необходимость хранения подсчитанного заранее числа микрокоманд для любых выполняемых микропрограмм.

К устройствам с оперативным аппаратным контролем относятся также микропроцессоры с контролем по модулю.

Параллельно с операциями в основном

АУ производятся операции над контрольными кодами операндов в контрольном AJJ меньшей разрядности по специальным алгоритмам. После выполнения операции в основном АУ результат сворачивают по контрольному модулю и полученный код свертки сравнивают с результатом операции в контрольном АУ.

Недостатками таких устройств являются наличие дополнительного контрольного АУ, а также большая относительная сложность схем сверток по мо дулю

Наиболее близким по технической сущности к предлагаемому является микропроцессор. содержащий арифметикологический блок. Для выполнения ариф.ной логического нуля, вход переноса микропроцессора соединен с первым входом элемента И-НЕ, выход переноса арифметико-логического блока соединен с вторым входом элемента И-HE выхоч которого соединен с третьим информа ционным входом коммутатора сигналов ошибки, выходы промежуточных переносо1 арифметико-логического блока соединены с соответствующими входами элемен. тами И-НЕ, вход сигналов контроля микропроцессора соединен с четвертым информационным входом коммутатора сигналов ошибки.

2 метических и логических операций микропроцессор содержит два коммута тора операндов, регистр для записи результата (данных) со схемой свертки по модулю два, регистр адреса со схемой свертки по модулю два, регистр для хранения результатов сверток по .модулю два (контрольных разрядов), схему контроля арифметико-логического блока, блок микропрограммного управ1О ления. Арифметико-логический блок состоит иэ двух частей, одна из которых формирует результат операции в прямом коде, а вторая — в обратном.

Схема контроля арифметико-логического

15 блока сравнивает результаты, полученные от обеих частей арифметико-логического блока, и в случае чесовпадения вырабатывает сигнал сбоя. При выдаче результата иэ арифметико-логического блока схема свертки по модулю два вырабатывает дополнительный контрольный разряд результата, который вместе с информационными разряда ми передается в выходную шину. Ред гистр результата принимает результат операции с выходной шины арифметикологического блока вместе с контрольным разрядом. С помощью свертки по модолю два, подключенной к выходу регистра результата, проверяется правильность передачи информации между арифметико-логическим. блоком и реги-,,стром результата. Таким образом, операции арифметика-логического блока . контролируются методом дубления, а межрегистровые передачи контролируют- ся по модулю два 4) °

Недостатком известного устройства является большой объем оборудования, используемый для контроля. Так для

40 получения в арифметико-логическом блоке инверсного значения результата

)враждой операции во второй половине арифметико-логического блока необхо1016788 цимы в общем случае микрооперации, второй управляющий выход блока микроэтличающиеся от микроопераций, управ- программного управления соединен с яющих первой половиной арифметико- . Управляющими входами коммутаторов логического блока. Следовательно, ли- сверток адреса и данных, а третий бо память микрокоманд должна содер- управляющий выход блока микропрограмжать дополнительные поля, что увели- 5 много управления соединен с входом чивает ее объем, либо необходимы до- блока синхронизации, четвертый выход полнительные перекодирующие схемы. В блока синхронизации соединен с первыто же время имеющиеся схемы свертки ми управляющими входами коммутатора не используются для контроля собст- сигналов ошибки, выход которого созенно арифметико-логического блока. 10 единен с первым входом блока микро цель изобретения — сокращение объ- пРогРаммного управления и является ема контрольного оборудования при контрольным выходом микропроцессора, включении логических операций. входы наращивания сверток адреса и

Поставленная цель достигается тем, данных микропроцессора соединены сочто в микропроцессор с контролем, со- )5 ответственно с первыми входами комдержащий арифметико-логический блок, мутатоРов сверток адреса и данных, блок микропрограммного управления, выходы которых соединены соответстпервый и второй коммутаторы операн- венно с вторыми входами сверток аддов, блок синхронизации, блок регист- Реса и данных, выход первого триггера ров, регистр данных, регистр адреса, 20 у четности соединен с вторыми входами свертки по модулю два данных и адре- коммутаторов сверток адреса и данных, са первый и второй триггеры четнос- первым информационным входом коммутатн, причем выходы регистров данных тора сигналов, выход второго триггера ,и адреса соединены соответственно с четности соединен с третьими входами первыми входами сверток по модулю 5 коммутатоРов сверток адреса и данных два данных и адреса, выходы которых и с вторым информационным входом ком-. соединены соответственно с информа- мутатора сигналов-ошибки, входы перционными входами первого и второго " вого и второго операндов микропроцестриггеров четности и выходными шинами сора соединены соответственно с четадреса и данных микропроцессора, пер .верты:.и и пятыми. входами коммутаторов вый управляющий выход блока микро З0 сверток адреса и данных, шестые вхопрограммного управления .соединен c . ды которых соединены с шиной логичесвходами настройки арифметико-логического блока, с управляющими входами цессоРа соединен с первь м входом элепервого и второго коммутаторов опе- мента Н-НЕ, выход переноса арифметирандов, блока регистров, регистра 35 ко-логического блока соединен с вто- адреса и регистра данных, первый вы- Рым входом элемента И-НЕ, выхоД котоход блока синхронизации соединен с Рого соеДинен с тРетьим информаЦионвходом синхронизации блока регистров, ным входом коммутатора сигналов ошибрегистра данных и регистра адреса, ки, выходы промежуточных пеРеносов второй и третий выходы блока синхро- 40 арифметико-.логического блока .соединизации соединены соответственно с нены с.соответствующими входами элевходами синхронизации первого и вто- мента И-НЕ, вход-сигналов контроля рого триггеров четности выходы ре- микропроЦессора соеДинен с четвеРтым о тато а гистра данных соединены с первыми инфоРмационным. вхоДом коммУ атора е входами первого и второго коммутато- 45 ров операндов, входы первого и второ На чертеже представлена схема го операндов микропроцессоров соеди- предлагаемого микропроцессора. нены с вторыми входами первого и вто Иикропроцессор содержит арифметирого коммутаторов операндов, выход ко-логический блок 1, конструкция коблока регистров соединен с третьими торого описана в 3, первый и втовходами первого и второго коммутато- рой коммутаторы 2 и .3 операндов, ров операндов, выходы которых соеди- блок 4 регистров, регистр 5 данных, иены с входами первого и второго Регистр 6 адреса, свертку 7 по модулю операндов арифметико-логического бло- -два данных, первый триггер 8 четноска соответственно вход переноса мик ти, свертку 9 по модулю два адреса, 1

55 ропроцессора соединен с входом пере- второй триггер 10 четности, блок 11 носа арифметико-логического блока, микропрограммного управления с бловыход переноса которого соединен с ком 12 постоянной памяти и регистром 1 C выходом переноса микропоцессора, ин- микрокоманд с полями 13 - 1э, выходФормационный выход арифметико-логи- ную шину 16 адреса, выходную ши у о н юшин 17 ческого, блока соединен с информацион- 60 данных, входы 18 и 19 первого и втоным входом регистра адреса, регистра Рого операндов, блок 20 сиихронизаданных и блока регистров, введены ции, .коммутатор 21 свертки адреса, коммутатор свертки адреса, коммута- коммутатор 22 свертки данных, элемент тор свертки данных, элемент Н-НЕ и И-НЕ;23, коммутатор 24 сигналов ошибкоммутатор сигналов ошибки, причем 65 .ки, контрольный выход 25 микропроцес1016788 сора, вхоцы 26 и 27 наращивания свер- рого триггера 10 четности, константок данных и адреса, вход 28 и выход ты "О".

29 переноса микропроцессора и вход 30 Поле 13 регистра микрокоманд задасигналов контроля микропроцессора. ет основные функции арифметико-логиАрифметико-логический блок 1"мик- ческого блока 1, коммутаторов 2 и 3 ропроцессора выполняет арифметические - операндов, блока 4 регистров и т.д. (сложение, вычитание и т.д.) и логи- Поле 15 в микрокоманде определяет ческие (конъюнкцию, дизъюнкцию, исклю- функционирование блока 20 синхронизачающее ИЛИ и т.д.) операции. Выполне« ции, который управляет записью первоние операций в арифметико-логическом го и второго триггеров 8 и 10 четнос„блоке 1 происходит под управлением 10 ти, а также опросом коммутатора и кода макрокоманды, поступающего из сигналов ошибки, на котором формнрублока 11 микропрограммного управления ется сигнал "Ошибка". (поле 13 микрокоманды). Каждая оче- Элемент И-HE 23 предназначен для редная микрокоманда задает свою опе- анализа наличия всех переносов (входрацию в арифметико-логическом блоке 1.f$ ного, выходного, промежуточных) арифОперации в арифметико-логическом бло- метико-логического блока 1. Выходы ке 1 выполняются комбинационно над элемента И-НЕ 23 и выходы первого и операндами, поступающими на входы второго триггеров 8 и 10 четности арифметико-логического блока 1 с вы- подключены к входам коммутатора 24 ходов первого и второго коммутатора о сигналов ошибки.

2 и. 3 операндов ° Коммутаторы 2 и 3 Выход сигналов "Ошибка" подключен также управляются кодом микрокоманды к контрольному выходу 25 и к блоку 12 иэ блока 11 микропрограммного управ- постоянной памяти, в котором сигнал ления и подключают .на вход арифмети- "Ошибка"вызывает переход к микропрог ко-логического блока один из следую- 2» рамме диагностики. Иикропроцессор с щих возможных источников операндов: контролем работает под воздействием входы 18 и 19 первого и второго опе- микрокоманд, вырабатываемых блоком 11 рандов, блок 4 регистров, регистр 5 - микропрограммного управления. данных. При этом конкретный номер Выполнение рабочих микроопераций регистра из блока 4 регистров задает- задается полем 13 регистра микрокося микрокомандой из блока 11 микро- манд. Контрольные микрооперации выпрограммного управления (поле 13 ре- полняются (над теми же операндами) гистра микрокоманды). отдельно от рабочих или совмещаются

Результат операции арифметико-ло- с рабочими (встраиваются). Выполнение гического блока 1 записывается в один контрольных микроопераций задается из регистров-приемников: регистра 5 Зэ полем.13 совместно с полем 14 и 15 .данных, регистр б адреса или один из регистра микрокоманд. . регистров блока 4. Выбор приемника Последовательность выполнения кон- .также осуществляется кодом из по" трольных микроопераций зависит от ля 13. Блок 4 регистров представляют, места хранения операндов и типа опесобой набор адресуемых регистров,: 40 рации, с которой совмещаются контпредназначенных для хранения промежу- рольиые микрооперации. точных результатов вычислений и опе- Рассмотрим вариант функционироварандов.. ния,устройства в случае выполнения — операции сложения наиболее сложной

Регистр 5 данных и регистр б адре-45 для совмещения контрольных микроопеса служат для временного хранения ре- раций с рабочими, над операндами, наэультатов операции арифметико-логи- ходящимися в блоке 4 регистров общего . ческого блока и для выдачи этих ре- наэначения. Результат операции также зультатов на выходные шины 16 адреса должен быть записан в один из регистили 17 данных соответственно. ров блока 4 общего назначения. Будем

Свертки 7 и 9 по модулю два..под- считать, что разрядность регистров ключены к выходам регистров 5 и 6 адреса и данных одинакова. данных и адреса. Результаты сверток Первая контрольная микрокоманда передаются в выходные шины адреса и задает выполнение функции конъюнкции данных в качестве контрольных разря- .. над операндами с:-.записью результата: дов соответствующих кодов или эаписы- в регистр б адреса и заносит значение ваются в первый и второй триггеры 8 четности результата в первый триггер ,и 10 четности по сигналам иэ блока 20 8 четности. При этом к входу расширесинхрониэации. К входам расширения ния свертки 7 но модолю два под сверток подключены коммутаторы 21 и 22 управлением поля 14 микрокоманды чесверток адреса и данных, переключение60 рез коммутатор 21 свертки подключаеткоторых под управлением поля 14 ре- .ся константа "О". Вторая контрольная гистра микрокоманд обеспечивает ком- микрокоманда задает операцию диэъюнмутацию на вход расширения сверток кции над исходными операндами с.заодной иэ следующих цепей: выхода пер- писью результата в регистр б адреса . вого триггера 8 четности, выхода вто- g$,é заносит в первый триггер 8 четности

=. 1016788

8 результат совместной сварки по мойолю Таким образом, осуществляется кондва содержимого регистра 6 адреса и троль всех цепей и узлов, участвующих предыдущего значения кода триггера 8 в операции сложения. Сама рабочая четности. Для этого коммутатор 21 операция сложения может быть вылолнеподключают к входу расширения сверт- на до или:после (а иногда и в промеки 7 выход триггера 8. Таким образом, 5 жутке) описанной последовательности после выполнения этой микрокоманды .контрольных микроопераций. в триггере 8 четности хранится сумма Для логических операций типа И, по модолю два результатов операций ИЛИ, исключающее !ШИ микропроцессор диъюнкции и конъюкции над исходными обеспечивает контроль по модулю два операциями. Третья контрольная микро- 1О с последовательным вычислением допол.

)команда задает выполнение функции нительной информации, (результатов

Исключение ИЛИ над исходными операн- сверток дополняющих логических опедами с записью результата в регистр .раций). При этом получение результата. .5 данных. При этом значение сов- требуемой логической операции совмеместной свертки по модулю 2 резуль- .15 щается в микропрограмме с получением тата и значения кода триггера 8 чет- результата контроля. Отсутствие сиг-,. ности, подключенного к свертке 9 че- нала "Ошибка" свидетельствует о прарез коммутатор 22, заносится во .вто- вильности выполнения операции. рой триггер 10 четности. При правиль- При различных разрядностях регистном выполнении описанных микроопера- 2О ра 5 данных и регистра 6 адреса выций в триггер 10 будет записан "О", полнение описанной процедуры контроля в соответствии с тождеством. происходит в контурах: регистр 6 адреса †сверт 7 пр модулю два- триг-.

Р8Р О+и = 0 или искл. или гер 8 четности- коммутатор 21 сверт„ки- свертка 7, — регистр 5 данныхгде P P Р значение чет- свертка 9, по модулю два- триггер 10 и, или искл.или ности результатов логических опера- четности- коммутатор 22 сверткиций И, ИЛИ, исключающее ИЛИ соответ- свертка 9.. При этом, если в качестве ственно над одними и теми же опера- . операндов или результата операции арифметико-логического блока 1 высЧетвертая микрокоманда задает тупают адреса, контрольные микроопеЗО функцию арифметико-логического блока . рации выполняются в контуре регистра

1 и коммутаторов 2 и 3 операндов,при 6 адреса, если данные — то в контуре которой вырабатываются. все промежу- . регистра 5 данных. Контрольные микроточные, переносы арифметико-логическо- операции нри этом выполняются аналого блока 1. Например, задается функ- 35 гично описанному выше, а при анализе ция сложения двух операндов и вход- результатов контроля в четвертой. конного переноса. При этом значения оне- трольной микрооперации блок 20 синхрандов (путем подачи определенных кон- ронизации стробирует на коммутаторе 24. стант через коммутаторй операндов сигналов ошибок выход того триггера задают, например, A = 00...0 В = 40 четности, в контуре которого произво11...1}, чтобы при сложении с вход- дились контрольные микрооперации. ным переносом, задаваемым блоком 11 Контроль приема входных кодов промикропрограммного управления, во всех изводитсянри записи информационных разрядах, а следовательно, и группах, разрядов входного кода с входов 18 арифметико-логического блока 1 обра- 4$ или 19 операндов через арифметико-лозовался сигнал переноса. Сигнал о гический блок 1 в регистр 6 адреса наличии всех переносов вырабатывается или регистр 5 данных подключением комбинационно на элементе И-НЕ 23 и контрольного разряда входного кода поступает на коммутатор 24 сигналов через коммутатор 21 или.22 к свертке ошибки. В этой же четвертой микроко- 5g по модулю два соответствующего региманде, поле 15 задает в блоке 20 син- стра. При этом в соответствующий хронизации. режим выработки сигнала триггер четности запиш ре у сти запишется результат опроса коммутатора 24 сигналов ошиб- совместной свертки по модулю два инки. игнал

С "Ошибка" на выходе этого формационных и контрольного разрядов и отс тствии сбоя ко утатора и на контрольном выходе 25. входного кода..При отсутств микропроцессора. .вырабатывается в сле- в триггере четности буд

55 ти б ет записан О. дующих случаях: при отсутствии хотя - Анализ-состояния триггер ро игге а и изводитбы одного из анализируемых переносов ся как описано выае. арифметико-логического блока 1 прн для обеспечения ре ц чения ализации микроединичном состоянии триггера 10 чет- процессора в виде -и ду е -мо ля, имеются вхоности. Сигнал Ошибка" обрабатывается6О - ды, обеспечивающие наращиваемость мона-микрокомандном уровне в блоке 11 дулейфвходы 26 и 27 наращивания раэмикропрограммного управления и пере- рядности,сверток, соединенные с входается в систему, в составе которой дами коммутаторов в 21 и 22 сверток,,работает микропроцессор для обработки вход 30 сигналов контроля, соединенна системном уровне. 65 ный с входс(м коммутатора 24 сигналов

1016788

9 ошибки. Наращивание микропроцессоров= выполненных в виде модулей, осуществляется соединением цепей переносов (выход 29 переноса младших разрядов подключается к входу 28 переносов старших разрядов), объединением свер- 5 ток по цепям наращивания разрядности (выход соответствующей свертки предыдущего модуля подается на вход наращивания разрядности 26 или 27 соответствующей свертки последующего мо- И) дуля объединением цепей выработки сигнала "Ошибка" ) подключением контрольного выхода 25 предыдущего модуля к входу сигналов контроля 30 последующего модуля. Функционирование 5 такого модульного устройства аналогично описанному выше. При этом выход соответствующей свертки 7 или 9 по. следнего в этой цепочке модулей является выходом контрольного разряда всего выходного кода (соответственно адреса или данных). На входы наращивания разрядности 26 и 27 свертки первого в цепочке модуля при этом подается константа "О".

Техническая эффективность r редлагаемого микропроцессора с контролем заключается в упрощении контрольного оборудования за счет исключения дублирующего арифметико-логического блока,схемы сравнения результатов обра- ботки информации основным и дублирующим арифметико-логическ им блоком, свертки по мсдулю 2 выходного кода арифметикологического блока, кроме этого сокращается длина микрокоманды за счет исключения полей управления дублирующим арифметико-логическим блоком.

Введенные дополнительные поля микрокоманды имеют меньшую разрядность, чем исключенные.

1 икропроцессор с контролем обеспечивает возможность локации неисправности с точностью до модуля или группы модулей. 1016788

Составитель И. Сигалова

Редактор Ю; Середа Техред .В.Далекорей Корректор Е.Рокко

Заказ 3387/48 Тираж 70б Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4