Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО; содержащее основной регистр адреса,входной регистр, данных и блок управления , ОДНИ из входов которых явля .ются соответственно адресными, ин-. формационными и управляющим входами устройства, блоки местногс управления , первые входы, которыхсоединены с другим входом блока управления и является входом обращения устройства,. первый и второй дешифраторь адреса, накопитель, один из входов которого подключены к вых.одам формирователей сигналов выборки слов,-другие входы к выходам формирователей разрядных сигналов, а выходы - к входам усилителей считывания,, выходы которых соедин .ены с входами выходного регистра данных, причем одни из выходов блока управления подключены соответств.еино к другим входам входного регистра данных и к другим входам основного регистра адреса, выходы которого соединены с входами первого де.шифратора адреса,, первый и второй выходы первого блока .местного управления подключены соответственно к управляю .щим входам формирователей разрядных сигналов и к управляющим входам формирователей сигналов выборки слов/ первый и второй выходы второго блока местного управления соединены соответственно с управляющими.входами усилителей считывания и с вторым ; .входом третьего блока местного управления , выход ко.торого подключен к управляющему входу выходного регист.ра да«ных, о т л и ч а ю щ е ее я тем, что, с целью повышения быстродействия устройства, введены дойолнитёль1ные регистры адреса, логические блоки и группы регистров сдвига| причем одни из входов дополнительных регистров адреса подключены к выходам логических блоков, первые входы которых соединены с первыми входами регистров.сдвига групп и другим входом блока управления, вторые и третьиВХОДЫ логических блоков подключены к разрядным выходам регистров сдвига первой группы, .второй С/) вход которых соединен с другим вы- . ходом блока управления, а управляющие выходы подключены соответственно к вторым входам первого и .второго блоков местного управления, другие входы первого дополнительного ре .гистра адреса соединены с. выходами первого дешифратора адреса, а выходы - с входами второго дешифратора адреса, выходы которого соединены с О) входами второго дополнительного ре- . 00 гистра-адреса, выходы которого подключены к входам формирователей сиг00 налов выборки слов, второй вход и N9 выходы регистров сдвига второй группы соединены соответственно с выходом входного регистра данных и с входами формирователей разрядных сигн алов, 2. Устройство.по п. 1, о т л и чающееся тем, что.каждый логический блок содержит элементы .И, элемент ИЛИ и элемент НЕ, вход которого соединен с выходом элемента ИЛИ и первым входом первого элемен- . .та И, а выход - с первым входом второго элемента И, вторые входы элементов И объединены и являются первым входом блока, вторым и третьим.

СОЮЗ СОВЕТСНИХ

WQWMOI

РЕСПУБЛИН

ОПИСАНИЕ ИЗОБРЕТЕ

Н а тО СУММ.ea ge m1 Ciao

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

AO ДЕЛАМ ИЗОБРЕТЕНИЙ И 07НРЫТИЙ (21) 3388703/18-24 (22) 03.02.82 (46) 0:7.05.83. Бюл. М 17 (72) В.Г. Романьков .(53) 681.327(088.8) (56) 1. Батушев В.A., Вениаминов В.Н., Ковалев В.Г. и др. Микросхемы и их. применение. Л., "Энергия", 1978, с. 55-73.

2. Старос Ф.Г. и Крайзмер Л.П.

Полупроводниковые интегральные запомина1ощие устройства. Л., -"Энергия", 1973, с., 62-77 (.прототип). (54) (5 7) 1. ЗАПОМИНАЮЩЕЕ. УСТРОЙСТВО, содержащее основной регистр адреса, входной регистр данных и блок управления, одни из входов которых явля.ются соответственно адресными, ин-, формационными и управляющим входами устройства, блоки местного управле I ния, первые входы которых соединены с другим входом блока управления и являются входом обращейия устройства, первый.и второй дешифраторы адреса, накопитель, один из входов которого подключены к выходам .формирователей сигналов выборки слов,-другие входык выходам формирователей разрядных сигналов, а выходы — к входам усилителей считывания, выходы. которых соединены с входами выходного регистра данных, причем одни из выходов блока управления подключены соответственно к другим входам входного регистра данных и к другим входам основного регистра адреса, выходы которого соединены с входами первого дешифратора адреса, первый и второй выходы первого блока местного управления подключены соответственно к управляю;щим входам формирователей разрядных сигналов и к управляющим входам формирователей сигналов выборки слов первый и второй выходы второго бло-. ка местного управления ссединены соответственно с управляющими входа„.Я0„„1016832 А ми усилителей считывания и с вторым; входом третьего блока местного управления, выход которого подключен к управляющему входу выходного регистра данных, о т л и ч а ю щ е е с я тем, что, с целью повышения быстро" действия устройства, введены дойолнительные регистры адреса, логические блоки и группы регистров сдвига причем одни из входов дополнитель.ных регистров адреса подклЮчеиы к выходам логических блоков, первые входы которых соединены с первыми входами регистров. сдвига групп и другим входом блока управления, вторые и третьи входы логических блоков подключены к разрядным выходам ре- Q гистров сдвига первой группы, .второй вход которых соединен с другим выходом блока управления, а управляющие выходы подключены соответственно к вторым входам первого и,второго блоков местного управления, другие входы первого дополнительного регистра адреса соединены с. выходами. первого дешифратора адреса, а выхо- ©) ды — с входами второго дешифратора адреса, выходы которого соединены с входами второго дополнительного ре- . ф . гистра.адреса, выходы которого под- (ф ключены к входам формирователей сиг-, налов выборки слов, второй вход и выходы регистров сдвига второй груп- (Я пы соединены соответственно с выходом входного регистра данных и с входами формирователей разрядных сиrналов.

2. Устройство rio п. 1, о т л и— ч а ю щ е е с я тем, что каждый логический блок содержит элементы И, элемент ИЛИ и элемент НЕ; вход которого соединен с выходом элемента

ИЛИ и первым входом первого элемента И, а выход — с первым входом второго элемента И, вторые входы элементов И объединены и являются первым входом блока, вторым и третьим

1016832

40 входами и выходами которого являются соответственно первый и второй вхо1

Изобретение относится к вычислительной технике и может быть использовано при построении больших интегральных схем памяти для многопроцес сорных вычислительных систем с общим оперативным запоминающим устройством

Известно запоминающее устройство, содержащее регистр на триггерах, цепи занесения информации в регистр и цепи отображения содержимого регистра, причем запись информации в регистр осуществляется путем подачи соответствующих сигналов на входы отдельных триггеров регистра 11 J.

Недостатком данного устройства является малая информационная емкость.

Наиболее близким к предлагаемому является запоминающее устройство, содержащее регистр адреса, входной регистр данных, узел управления записью-считыванием, подключенные первыми входами соответственно к первому-третьему входам устройства, дешифраторы адреса соответствующих ступеней, соединенные последовательно между собой, блок формирователей выборки слова, блок разрядных формирователей, узел управления формирователями, накопитель, состоящий иэ отдельных слов, каждое .иэ которых .представляет собой регистр на трйггерах, блок усилителей считывания, узел управления усилителями считывания, узел управления занесением в выходной регистр и выходной регистр, .подключенный выходом к выходу устройства, четвертый вход устройства подключен к первым входам. узла управления занесением в выходной регистр, узла управления усилителями считывания, узла управления формирователями и второму входу узла управления записью-считывание ., первый и второй выходы узла управления записью-считыванием соединены соответственно с вторыми входами входного регистра данных и регистра адреса, выход которого соединен с входом дешифратора адреса первой ступени, первый и второй выходы узла управления формирователями соединены соответственно с первыми входами блока разрядных формирователей и блока формирователей выборки слова, выходы которых соединены соответственно с первым и вторым входами накопителя, выход накопителя соединен с ды элемента ИЛИ и выходы первого и второго элементов И.

2 первым входом блока усилителей считывания, первый и второй выходы узла управления усилителями считыва. ния соединены соответственно с вто5 рыми входами блока усилителей считывания и узла управления занесением в выходной регистр, выходы которых соединены соответственно с первым и вторым входами выходного регистра, 10 третий выход узла управления записьюсчитыванием соединен с вторыми входами узла управления формирователями и узла управления усилителями считывания. Выход дешифратора адре са последней ступени соединен с вторым входом блока формирователей выборки слова, выход входного регист. ра данных соединен с вторым входом блока разрядных формирователей $2 ).

Недостатком известного устройства является низкое быстродействие, так как .оно ограничивается низким быстродействием схем дешифрации адреса.

Цель изобретения — повышение быстродействия запоминающего устрой25 ства.

Поставленная цель достигается тем, что в запоминающее устройство, содержащее основной регистр адреса, входной регистр данных и блок управления, один из входов которых являются соответственно адресными, информационными и управляющим входами устройства, блоки местного управления, первые входы которых соединены с другим входом блока управления и являются входом обращения устройства, первый и второй дешифраторы адреса, накопитель, одни из входов ко-. торого подключены к выходам формирователей сигналов выборки слов, другие гходы — к выходам формирователей разрядных сигналов, а выходы— к входам усилителей считывания, выходы которых соединены с входами выходного регистра данных, причем одни из выходов блока управления подключены соответственно к другим входам входного регистра данных и к другим входам основного регистра адреса, выходы которого соединены с

50 входами первого дешифратора адреса, .первый и второй выходы первого блока местного управления подключены соответственно к управляющим входам формирователей разрядных сигналов

55 и к управляющим входам формирователей сигналов выборки слов, первый

1016832

20

25 зо

45

65 и второй выходы второго блока мест ного управления соединены соответственно с управляющими входами усилителей считывания и с вторым входом

1третьего блока местного управления, выход которого подключен к управляющему входу выходного регистра данных, введены дополнительные регистры адреса, логические блоки и группы регистров сдвига, причем одни из входов дополнительных регистров адреса подключены к выходам .логических блоков, первые входы которых соединены с первыми входами регистров сдвига групп и другим входом блока управления, вторые и третьи входы логических блоков подключены к разрядным выходам регистров сдвига первой группы, второй вход которых соединен с другим выходом блока управления, а управляющие выходы подключены соответственно к вторым входам первого и второго блоков местного управления, другие входы первого дополнительного регистра адреса соединены с выходами первого дешифратора адреса, а выходы — с входами второго дешифратора адреса, выходы которого соединены с входами второго дополнительного регистра адреса, выходы которого подключены к-входам формирователей сигналов выборки слов, вто-. рой вход и выходы регнстров сдвига второй группы соединены, соответствен но с выходом входного регистра данных и с входами формирователей разрядных сигналов.

Кроме того, каждый логический блок содержит элеМенты И,элемент ИЛИ и элемент НЕ, выход которого соединен с выходом элемента ИЛИ и первым входом первого элемента И, а выход— с первым. входом второго элемента И, вторые входы элементов И объединены и являются первым входом блока, вторым.и третьим входами и выходами которого являются соответственно .первый и второй входы элемента ИЛИ и выходы первого и второго элементов И

На фиг. 1 изображена функциональная схема предлагаемого устройства; на фиг. 2 — то же, логического блока; на фиг.. 3 — то же, первой группы регистров сдвигау на фиг. 4 — то же, второй группы регистров сдвига; на

1 фиг. 5 — то же, блока управления. ! Предлагаемое .запоминающее устрой ство содержит (фиг..1) основной регистр 1 адреса, входной регистр 2 данных, блок Э управления. На фиг.1 обозначены адресные 4, информационные. 5 и управляющий 6 входы устрой.— ства. Устройство содержит также первый 7 и второй 8 дешифраторы адреса, формирователи 9 сигналов выборки слов, формирователи 10 разрядных сигналов, первый блок 11 местного .управления, предназначенный для

60 управления формиров ателями си гналов выборки слов и формирователями разрядных сигналов, накопитель 12, .выполненный на триггерах, усилители .

13 считывания, второй 14 и третий

15 блоки местного управления, выходной регистр 16 данных с выходом

17. На фиг. 1 обозначен также вход

18 обращения устройства.

Кроме того, устройство содержит .первый 19 и второй 20 дополнительные регистры адреса, первый 21 и второй

22 логические блоки, первую 23 и вторую 24 группы регистров сдвига.

Каждый логический блок содержит (фиг.. 2 ) элемент . ИЛИ 25, элемент

HE 26, первый 27 и второй 28 элементы И. На фиг. 2 обозначены выходы

29 и 30, вторые 31 (312) и третьи

32., (322 ) входы первого и второго логических. блоков соответственно.

Первая группа регистров сдвига содержит (фиг. 3 ) элемент НЕ 33 и дина-. мические триггеры 34-37. На фиг. 3 обозначен второй вход 38 первой группы регистров сдвига. Вторая группа регистров сдвига содержит (фиг. 4) динамические триггеры 39 и

40, составляющие соответственно первый и второй разряды регистра 41 сдвига, динамические триггеры 42 и

43, составляющие соответственно первый и второй разряды регистра 44 сдвига, динамические триггеры 45 и

46, составляющие соответственно первый и второй разряды регистра 47 сдвига, динамические триггеры 48 и

49, составляющие соответственно первый и второй разряды регистра 50 сдвига. На фиг. 4 обозначены выходы

51-54 и входы 55-58 регистров сдвига второй группы.

Блок управления содержит (фиг.5) дешифратор 59, элементы И 60-62, элементы HE 63 и 64 и элементы

ИЛИ 65 и 66. На фиг. 5 обозначены выходы 67-70 блока управления, а также выходы 71 и 72 дешифратора.

Количество дополнительных дешифраторов 7 и 8 (фиг. 1) и регистров 19 и 20, т.е. деление на ступени дешифрации адреса, выбирается таким, чтобы совместное время срабатывания одного из дополнительных дешифраторов, например 7, и .соответствующего регистра, например 19, было меньше или равно суммарному времени задержек в формирователе 9, усилителях

13 и накопителе 12.

Работу предлагаемого запоминающего устройства рассмотрим на примере выполнения следующей последовательности команд: первое обращение к запоминающему устройству — прием команды "Считать" первое слово по первому адресу; второе обращение — прием команды "Записать" второе слово по второму адресу; третье обращение работа запоминающего устройства при отсутствии на его управляющем входе, команды; четвертое обращение - при- ем команды "Записать" третье слово по третьему адресу и пятое обращение — прием команды "Считать" четвертое слово по четвертому адресу.

На вход 18 (фиг. 1 ) постоянно поступают сигналы обращения. Каждый из последующих сигйалов обращения следует через время, равное или большее 10 суммарного времени срабатывания формирователей 9 и 10, усилителей 13 и накопителя 12. Ширина этих сигналов составляет половину этого времени.

С такой же частотой синхронно на вхо-f5 ды 4 поступают коды адреса, на вход

6 - команды "Записать" или "Считать" и на входы 5 одновременно с командами "Записать" — слова для записи в накопитель 12. Ширина данных сигналов ло времени должна перекрывать сигнал обращения по его переднему и заднему фронтам и может быть .равна времени между двумя смежными сигналами обращения. 25

К моменту прихода первого сигнала. обращения, поступающего по входу 18, на вход 6 поступает команда "Считать", а на вход 4 - код первого адреса.

По переднему фронту первого сигнала обращения выполняются следующие действия.

В блоке 3 на основании полученной команды "Считать" дешифратор 59 фиг. 5 ) Формирует единичный уровень на выходе 71 и нулевой уровень на выходе 72.

На основании этОго элемента И 60 формирует сигнал, который через элемент ИЛИ 66 поступает на выход 68, а через элемент ИЛИ 65 — на выход 40

69. По сигналу с выхода 68 устанавливается в нулевое состояние регистр

2 (фиг. 1). По сигналу с выхода 69 заносится первый адрес в регистр 1.

После этого подключается к работе дешифратор 7.

По заднему фронту первого сигнала обращения, поступающегО по цепи (фиг. 3) через элемент. НЕ 33, в регистрах 23 на основании единичного уровня на входе триггера 34 устанавливается в единичное состо..ние триггер 34, и на основании нулевого уровня - в нулевое состояние триггер 36. Этим осуществляется запоминание команды "Считать" и освобождается блок 3 для приема очередной команды.

К .моменту прихода второго сигнала обращения на вход 6 поступает команда "Записать", на входы 4 - код вто- 60 рого адреса и на входы 5 - второе слово, По переднему фронту второго сигнала обращения выполняются следующие действия. 65

Нулевая информация из регистра 2, поступающая в регистры 24 по входам

55-58 (фиг. 4 ), заносится соответ-. ственно в триггеры 39, 42, 45 и 48.

Единичный уровень с выхода триггера

34 (фиг, 3) по входам 31 и далее через элемент ИЛИ 25 (фиг. 2 ) в блокв

21 поступает на вход элемента И 27, . который в результате этого формирует сигнал на выходе 29. Этим сигналом заносится в регистр 19 (фиг. 1) с выхода дешифратора 7 результат дешифрации адреса, содержащегося в регистре 1. В блоке 3 на основании полученной команды "Записать" дешифратор 59 формирует на выходе. 71 нулевой уровень и на выходе 72 - единичный уровень, в результате второе слово заносится в регистр 2, а второй адрес — в регистр 1.

По заднему фронту второго сигнала обращения в регистрах 23 выполняются следующие действия.

Содержимое триггеров 34 и 36 заносится соответственно в триггеры

35 и 37, в цепи 37 триггер 34. устанавливается в нулевое состояние и триггер 36 — в единичное состояние.

К моменту прихода на вход 18 третьего сигнала обращения на вход

6 (фиг. 1) не поступает никакой команды.

По переднему фронту третьего сигнала обращения выполняются следующие действия.

Нулевая информация, находящаяся в триггерах 39, 42, 45 и 48 регистров 24, заносится соответственно в триггеры 40,43, 46 и 49. Второе слово, находящееся в регистре 2, заносится соответственно в триггеры 39, 42, 45 и 48. Единичный уровень с выхода триггера 35 поступает на вход блока 22, на выходе 29 которого формируется сигнал. Этим сигналЬм заносится в регистр 20 результат с выхода дешифратора 8. Установленный в единичное состояние триггер, входящий в регистр 20, выбирает соответствующий из формирователей 9.

Единичный уровень с выхода триггера

36 и далее через элемент ИЛИ 25 в блоке 21 поступает на вход элемента

И 27, который формирует сигнал на выходе 29. Этим сигналом заносится в регистр 19 с выхода дешифратора 7 адрес, содержащийся в регистре 1 °

Блок 3 на основании отсутствия команды на входе 6 формирует на выходах 71 и 72 нулевые уровни, в результате чего .сбрасывается регистр 1, а по сигналу с выхода 68 сбрасывается регистр 2. Единичный уровень с выхода триггера 35 поступает на вход блока 11, на выходе которого с необходимой задержкой формируется сигнал„ разрешающий работу выбранному из формирователей. В результате в

1016832 действия.

В регистрах 23 содержимое триггеров 34 и .36 заносится соответственно в триггеры 35 и. 37. Триггер 34 устанавливается в нулевое состояние и триггер 36 — в--единичное состояние. На втором выходе блока 14 устанавливается нулевой уровень.

К моменту прихода на вход 18 пятого сигнала обращения на вход 6 поступает команда "Считать", а на входы 4 — код четвертого адреса.

По переднему фронту пятого сигнала обращения выполняются следующие действия.

Нулевой уровень с выхода. блока

14 подается на вход блока 15, на выходе которого формируется сигнал, по которому сбрасывается регистр 16.

В регистрах 24 содержимое триггеров

39, 42, 45 и 48 заносится соответственно в триггеры 40, 43, 46 и 49.

Третье слово, находящееся в регист-40 ре 2, заносится в триггеры 39, 42, . 45 и 48. Блок 22 на основании нулевых состояний триггеров 35 и 37 в ре-. гистрах 23 формирует сигнал на выходе 30, по которому сбрасывается

45 регистр 20. Блок 21 на основании < единичного состояния триггера 36 в . описанной последовательности формирует сигцул на выходе 29. По этому сигналу заносится в регистр 19 с выл. хода дешифратора 7 дешифрированный адрес из регистра 1. Блок 3 на основании полученной команды "Считать" формирует сигналы на выходах 68 и .69, по которым сбрасывается регистр

2 и заносится четвертый адрес в регистр 1. Блок 11 не формирует никаких сигналов, а значит, не подключаются к работе формирователи 9 и 10.

Накопитель 12 в этом случае остается в состоянии хранения информации.

По заднему фронту пятого сигнала обращения в регистрах 23 выполняются следующие действия.

Информация, находящаяся в тригге-. рах 34 и 36, заносится соответствен-.

65 но в триггеры 35 и 37. Триггер 34 . ничн<то состояния тригерра 37 регистнакопителе 12 выбирается первое слово, соответствующее первому адресу, информация поступает на соответствующие входы усилителей 13. Единичный уровень с выхода триггера 35 поступает на вход блока 14 и с его первого выхода с некоторой задержкой единичный уровень поступает на вход

-одного из усилителей 13 и разрешает- . усиление считанных с накопителя. 12 сигналов.

По заднему фронту третьего сйг-.

:нала обращения выпОлняются следующиЕ действия.

В регистрах 23 содержимое триггеров 34 и 36 заносится соответственно в триггеры 35 и 37..В триггеры 34 и

36 заносится нулевая информация. На втором выходе блока 14 устанавливается единичный уровень.

К моменту прихода четвертого сигнала обращения на вход 6 поступает команда "Записать", на входы 4 — код третьего адреса и на входы 5 — третье слово. К этому моменту в накопителе

12 оканчивается считывание информации, находящейся в третьем слове, которая поступает на вход регистра

16.

По переднему Фронту четвертого сигнала обращения выполняются следующие действия.

Единичный уровень с второго выхода блока 14 поступает на вход блока

15. На основании этого на выходе блока 15 формируется сигнал, которым заносится информация в .регистр 16, которая проходит на выход 17 и станосится доступной внешнему устройству, выдавшему команду "Считать" первое слово по первому адресу. Второе слово, находящееся в триггерах 39, 42, 45 и 48 регистров 24, заносится соответственно в триггеры 40, 43, 46 и 49 и с выходов 51, 52, 53 и 54 поступает на входы соответствующих пар формирователей 10 для формирования сигналов "Запись 1" и "Запись 0".

Нулевая информация, находящаяся в регистре 2, заносится соответственно в триггеры 39, 42, 45 и 48 регистров 24. Блок 22 на основании едиров 23 формирует на выходе 29 сигнал по которому заносится в .регистр 20 результат с выхода дешифратора 8.

Нулевые уровни с выходов триггеров 34 и 36 регистров 23 поступают на входы блока 21 и через элемент

KIH 25 после инвентирования элементом HE 26 поступают высоким уровнем на вход элемента И 28. На выходе 30 формируется сигнал, который сбрасывает в нулевое состояние регистр 19.

Блок 3 на основании полученной команды "Записать" формирует сигналы, по которым осуществляется занесение кода третьего адреса в регистр .1 и третьего слова — в регистр 2. Единичный уровень с выхода триггера 37 регистров 23 поступает на вход блока 11. В результате на выходах блока 11 формируются сигналы, которые разрешают работу формирователей 9 и 10, и в накопителе 12 выбирается

1 слово,. соответствующее второму ад" ресу, и в эти же триггеры накопителя 12 с помощью сигналов "Запись 1"

10 или "Запись 0" записывается второе

° слово. Нулевой уровень с выхода триггера 35 регистров 23 поступает на вход блока 14, íà первом выходе ко-; торого сбрасывается сигнал задер15 жанным сигналом обращения.

По заднему фронту .четвертого сигнала обращения выполняются следующие

1016832

1О устанавливается в единичное состояние, а триггер Зб - в нулевое состояние

Дальнейшая работа устройства продолжается в описанной выше последовательности.

Технико-экономическое преимущест во предлагаемого устройства заключается в его более высоком быстродействии по сравнению с известным.

1016832

1016832

Заказ 3393/50

Тираж 594 Подлисное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул.. Проектная, 4

Составитель Т. Зайцева

Редактор М. Рачкулинец Техред О. Неце Корректор В. Бутяга