Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержатее регистр адреса, генераторы управляющих импульсов, блок формирования сигнсша разрешения обращения и матричный накопитель с К строками (К тг, где N - емкость запоминающеN . М го устройства, Мд - емкость блоков памяти матричного накопителя), адресные входы блоков памяти матричного накопителя соединены с выходами регистра адреса, а их инфор мационные входы и выходы являются входами и выходами устройства, входы регистра адреса являются адресными входами устройства, входы блока формирования сигнала разрешения обращения соединены с первыми выходами генераторов управляющих импульсов, а его выход является управляющим выходом устройства, о т л и ч а ю щ ее с я тем, что, с целью упрощения устройства без снижения его быстродействия , оно содержит m регистров номера строки (где К гп , 2),тсхем сравнения,m дешифраторов тактовых сигналов,m дешифраторов сигналов записи-считывания, две группы по К элементов ИЛИ и блок запрещения запуска генераторов управляющих импульсов , причем тактовые входы и входы записи-считывания блоков памяти каждой строки матричного накопителя соединены с выходами соответствующих элементов ИЛИ первой и второй групп соответственно, одноименные выходы дешифраторов тактовых сигналов и дешифраторов сигналов записи-считывания соединены с входами соответствующих элементов ИЛИ первой и второй групп соответствено, стробирующие входы дешифраторов тактовых сигналов и дешифраторов сигналов записи-считывания подключены соответственно к вторым и третьим выходам соответствующих генераторов управляквдих имсл пульсов, входы дешифраторов тактовых сигналов, даиифраторов сигналов запиic си-считывания и входы первой группы входов схем сравнения подключены к выходам соответствующих регистров номера строки, входы регистров номера -строки и входы второй группы входов схем сравнения подключены к соответствующим выходам регистра адреса., стробирующие входы регистров номера Од строки и схем сравнения подключены соответственно к четвертому и пято00 му выходам соответствующих генератосо ров управляющих импульсов, выходы 4 схем сравнения соединены с входами блока запрещения запуска генераторов управляющих импульсов, а его выход с первыми входами генераторов управляющих импульсов, вторые входы которых объединены и являются входом записи-считывания запоминающего устройства .

„„SU„„1016834 А

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПжЛИН

3(5н G 11 С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCH0MV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИ ГЕТ СССР пО делАм изОБРетений и ОтнРытий (21) 3381698/18-24 (22) 15.01.82 (46.) 07.05.83. Бюл. 9 17 (72) М. Д; Великовский и А. II. Топчан (53) 681.327.6(088.8) (56) 1. Андреев В. П. и др. Полупроводниковые запоминающие устройства и их применение . М., "Радио и связь", 1981, с. 135.

2. Авторское свидетельство СССР

9 598120, кл. G 11 С 11/40, 1978 (прототип). (54)(57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее регистр адреса, генераторы управляющих импульсов, блок формирования сигнала разрешения обращения и матричный накопитель с К строками и (K = —, где N — емкость запоминающеN вй го устройства, N — емкость блоков памяти матричного накопителя), причем адресные входы блоков памяти матричного накопителя соединены с выходами регистра адреса, а их информационные входы и выходы являются входами и выходами устройства, входы регистра адреса являются адресными входами устройства, входы блока формирования сигнала разрешения обращения сОединены с первыми выходами генераторов управляющих импульсов, а его выход является управляющим выходом устройства, о т л и ч а ю щ ее с я тем, что, с целью упрощения устройства без снижения его быстродействия, оно содержит m регистров номера строки (где К ) rn ), 2),гпсхем сравнения,tn дешифраторов тактовых сигналов, rn дешифраторов сигналов записи-считывания, две группы rio К элементов ИЛИ и блок запрещения запуска генераторов управляющих импульсов, причем тактовые входы и входы записи-считывания блоков памяти каждой строки матричного накопителя соединены с выходами соответствующих элементов ИЛИ первой и второй групп соответственно, одноименные выходы дешифраторов тактовых сигналов и дешифраторов сигналов записи-считывания соединены с входами соответствующих элементов ИЛИ первой .и второй групп соответствено,- стробирующие входы дешифраторов тактовых- сигналов и дешифраторов сигналов записи-считывания подключены соответственно к вторым и третьим выходам соответст- Е

Ф. вующих генераторов управляющих импульсов, входы дешифраторов тактовых сигналов, дешифраторов сигналов записи-считывания и входы первой груПпы (, входов схем сравнения подключены к выходам соответствующих регистров номера строки, входы регистров номера .строки и входы второй группы входов схем .сравнения подключены к соот { „ ветствующим выходам регистра адреса, стробирующие входы регистров номера строки и схем сравнения подключены фф соответственно к четвертому и пято- у у му выходам соответствующих генераторов управляющих импульсов, выходы ф4 схем сравнения соединены с входами блока запрещения запуска генераторов управляющих импульсов, а его выходс первыми входами генераторов управляющик импульсов, вторые входы которых объединены и являются входом записи-считывания запоминающего устройства.

1016834

Изобретение относится к вычисли» тельной технике и может быть использовано при проектировании оперативных запоминающих устройств цифровых вынислительных машин.

Известно запоминающее устройство, содержащее матричный накопитель, регистр адреса, генератор управляющих импульсов и дешифратор тактовых сигналов $1 J.

Недостатком данного устройства является низкое быстродействие из-эа невозможнОсти начать новое обращение даже к другой строке матричного накопителя до окончания предыдущего обращения. 15

Наиболее близким к предлагаемому по технической сущности является устройство, содержащее матричный накопитель с К строками, регистр адреса, дешифратор строк, К генераторов управляющих импульсов, формирователь сигнала записи-считывания и блок формирования сигнала разрешения обращения, причем адресные входы блоков памяти матричного накопителя . соеди.нены с выходами регистра адреса, их тактовые входы - с первыми выходами генераторов управляющих импульсов, входы записи-считывания — с выходом формирователя сигнала записи-считывания, информационные входы и выходы являются входами и выходами устройства, вход формирователя эаписисчитывания является входом записисчитывания устройства, вторые выходы генераторов управляющих импульсов соединены с Входами блока формирования сигнала разрешения обращения, а его выход является управляющим вы-. ходом устройства, входы генераторов управляющих импульсов соединены с 40 выходами дешифратора строк, а его входы — с выходами регистра адреса, входы которого явлйются адресными входами устройства. устройство характеризуется воэможностью выполне- 45 ния обращений в режиме совмещения циклов и, следовательно, высоким быстродействием (2 ).

Недостатком известного устройства является сложность схем управления иэ-за большого количества генераторов управляющих импульсов, Цель изобретения - упрощение устройства за счет уменьшения количества генераторов управляющих импульсов беэ снижения его быстродействия.

Поставленная цель достигается тем, что запоминающее устройство, содержащее регистр адреса, генераторы управляющих импульсов, блок .формирования сигнала разрешения обращения и матричный накопитель с К стро. и ками (К вЂ” где М вЂ” емкость запо= . "м минающего устройства, N+ — емкость блоков памяти. матричного наксцчителя), причем адресные входы блоков памяти матричного накопителя соединены .с выходами регистра адреса, а их информационные входы и выходы являются входами и выходами устройства, входы регистра адреса являются.адресными входами устройства, входы блока формирования сигнала разрешения обращения соединены с первыми выходамй генераторов управлякицих импульсов, а его выход является управляющим выходом устройства, дополнительно содержит п регистров номера строки (где К )о 2)> в схем сравнения, m дешифраторов тактовых .сигналов, m дешифраторов сигналов записи. считывания, две группы по, К элементов ИЛИ и блок запрещения запуска генераторов управляющих импульсов, причем тактовые входы и. входы:записи-считывания блоков памяти каждой строки матричного накопителя соединены с выходами соответствующих элементов ИЛИ первой и.второй групп соответственно, одноименные выходы дешифраторов тактовых сигналов и дешифраторов сигналов записи-считывания соединены с входами Соответствующих элементов ИЛИ первой и второй групп соответственно, стробирующие входы дешифраторов тактовых сигналов и дешифраторов сигналов.записи-считывания подключены соответственно к вторым и третьим выходам соответствующих генераторов управляющих импульсов, входы дешифраторов тактовых сигналов, дешифраторов сигналов записи-считывания и входы первой группы входов схем сравнения подключены к выходам соответствующих регистров номера строки, входы регистров номера строки и входы второй группы входов схем сравнения подключены к соответствующим выходам регистра адреса, .стробирующие входы регистров номера строки и схем сравнения подключены соответственно к четвертому и пятому выходам,соответствующих генераторов управляющих импульсов, выходы схем сравнения соединены с входами блока запрещения запуска генераторов управляющих импульсов, а его выход - с первыми входами генераторов управляющих импульсов, вторые входы которых объединены и являются входом записи-считывания запоминающего устройства.

На чертеже изображена структурная схема устройства.

Эапоминающее устройство содержит блоки 1 памяти матричного накопителя (не показан), регистр 2 адреса, m генераторов 3 управляющих импульсов, блок 4 формирования сигнала разрешения обращения, m регистров

5 номера строки, m схем 6 сравнения, п дешифраторов 7 тактовых сигналов, tn дешифраторов 8 сигналов записи1016834 считывания, К элементов ИЛИ 9 первой группы, К элементов ИЛИ 10 второй

:группы, блок 11 запрещения запуска генераторов управляющих импульсоэ, причем адресиые эхощн. блоков 1 памяти матричного накопителя соединены с регистром 2 адреса, а их информационные входы и выходы являются входами 12 и выходжми 13 устройства, входы регистра адреса являются адресныьы входами 14 устройства, вхо-,t0 ды блока 4 формирования сигнала разрешения обращения соединены с первыми выходами генераторов 3 управляющих. импульсов,-а его выход является управляющим выходом 15:устройства. 15

Тактовые входы .и входы записисчитывайия блоков 1 памяти каждой строки матричного накопителя.соединены соответственно с выходами соответствующих элементов ИЛИ 9 и 10 первой н второй групп, одноименные .выходы дешифраторов 7 тактовых сигналов.и дешнфраторов 8 сигналов записи-считывания соединены с входами соответствующих элементов ИЛИ 9 и 10 первой и второй групп соответственно, стробнрующие входы дешифраторов 7 тактовых сигналов и дешифраторов 8 сигналов записи-считывания подключены соответственно к вторым.и третьим выходам соответствующих генераторов 3 управляющих импульсов, входы дешнфраторов 7 тактовых сигналов, дешифраторов 8 сиг.налов записи-считывания и входы пер-.. вой группы входов схем б сравнения . 35 подключены к выходам соответствующих регистров 5 номера строки.

Входы регистров 5 номера строки и входы второй группы входов схем

6 сравнения подключены к соответст- 4Q вующйм выходам регистра 2 адреса, стробируюшие входы регистров 5 номера строки и схем 6 сравнения подклю- чены соответственно к четвертому и пятому выходам соответствующих гене- 45 раторов 3 управляющих импульсов, выходы схем-6 сравнения соединены с входами блока 11 запрещения запуска генератоРов управляющих импульсов, а его выход - с первыми входами генераторов 3 управляющих импульсов, вторые эходМ которых объединены и являются входом 16 записи-считывания запованающего устройства.

Устройство работает следующим об- 55 разом.

Генераторы 3 управляющих импульсов запускаются по очереди. Если ии ,один иэ генераторов 3 управляющих импульсов не запущен. (отсутствует на-,60 ложение обращений),- процессор записывает в регистр 2 адреса адрес и запускает очередной генератор 3 управляющих импульсов. Запущенный генератор 3 управляющих .импульсов разрешает прием в соответствующий регистр 5 номера строки кода номера строки, формирует строб соответствующего дешифратора 7 тактовых сигналов,.который через соответствующие элементы ИЛИ 9 первой группы разрешает прием адреса на внутренние регистры адреса блоков 1 памяти выбранной строки матричного накопителя, и стробирует блок 4 Формирования сигнала разрешения обращения. При выполнении записи запущенный генератор 3 управляющих импульсов формируЕт строб соответствующего дешифратора 8 сигналов записи-считывания, при этом через соответствующие элементы ИЛИ 10 второй группы сигнал записи передается на выбранную строку матричного накопителя. После по лучения сигнала разрешения обращения процессор может .записать в регистр 2 адреса адрес следующего обращения.

Запущенный генератор 3 .управляющих импульсов Формирует строб соответствующей схемы б сравнения. Если номера строк текущего и следующего обращений соэпадают, то запуск .сле» дующего генератора 3 управляющйх импульсов блокируется до окончания строба схемы б сравнения, длительность которого равна времени цикла блока 1 памяти, и наложение обращений отсутствует. Если номера строк текущего и. следующего обращений не совпадают, следующее обращение начинается сразу после фиксации адреса на внутренних регистрах адреса блоков 1 памяти. В этом случае максимальный темп обмена процессора с запоминанщйм устройством определяется неьбходиьым временем фиксации ад-. реса на регистре 2 адреса (адресные цепи для всех строк матричного накопнтеля общие). !

Для подного использования быстродействия блоков 1 памяти количество генераторов 3 управляющих импульсов, регистров 5 номера Строки, схем б. сравнения, дешифраторов 7 тактовых сигналов и Дещнфратороэ 8 сигналоэ записи-очитизавия должно быть не меньше отношения времеви цикла блоков 1 памяти и времени фиксации адреса Иа ик адресных входах. Если в кдчестэе блоков 1 памяти применить микросхему К565РУЗА, а схемы управления выполнить на микросхемах серии 1ОО, это отношение может быть равно 2-3. Еоличество строк К матричноге накопителя дпя .памятей большой емкости равно 8-16 и более, поэтому такая структура управления позволяет без уменьшения быстродействия умэньшить количество генераторов уцрардявщих импульсЬв до 2-3

1016834 на устройство вместо одного на строку.

Таким обраэом, предлагаемое эапоминамщее устройство эа счет формирования управляющих сигнала» с иа

6 мышью небольшого количества генераторов управляющих импульсов поэволяет существенно упростить цепи управления беэ снижения быстродействия оперативногЬ эапоминающего-устройстве большой емкости, 101б834 аказ 3393/50 Тираж 594 Подписное

ВНИИПИ 3

Филиал ППП "Патент", r. Ужгород,ул.Проектная,4