Коммутатор

Коммутатор

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК уды Н 03 К 17/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ.

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3362508/18-21 (22) 05,12.81 ,(46) 15.05.83. Бюл. 8 18 (72) Л,В,Друзь (53) 621.385(088.8) (56) 1, Авторское свидетельство СССР и 664294, кл. Н 03 К. 17/04, 1979-.

2. Авторское свидетельство СССР по заявке И 3240221/14, кл. Н 03 К 17/04, 28,07,81 (прототип). (54)(57) КОММУТАТОР, содержащий генератор импульсов, первый элемент

И, выход которого соединен с входом блока управления, группы выходов блока управления соединены с инфор мационными входами одноименных разрядов сдвигающего регистра, выходы последних разрядов сдвигающего регистра соединены с входами дешифратора, и второй элемент И, о тл и ч а ю шийся тем, что, с целью повышения надежности коммутации, s него введены распределитель, первый и второй блоки элементов И, первый и второй суммирующие блоки, вычитающий блок, блок сравнения, первый и второй регистры, триггер и элемент ИЛИ-НЕ, при этом выход генератора импульсов соединен с входом распределителя, первый выход которого соединен с первым входом первого элемента И, второй выходс первым входом второго элемента И и управляющим входом второго регистра, третий выход - с первым входом второго блока элементов И, четвертый выход - с первым входом первого блока элементов И и управляющим входом первого регистра, пятый вы„„SU„„1018244 А ход - со сдвигающими входами сдвигающего регистра, выходы одноименных разрядов сдвигающего регистра соединены с соответствующими груп" пами. входов первого суммирующего блока, выходы первого суммирующего блока соединены с первыми входами вычитающего блока, вторые входы вычитающего блока соединены с группой выходов блока управления, а выходы вычитающего блока соединены с первыми входами блока сравнения, выход блока сравнения соединен со вторым входом второго элемента И, выход второго элемента И соединен с единичным входом триггера, инверсный выход триггера соединен со вторым входом второго блока элементов И, выходы последних разрядов сдвигающего регистра соединены со вторыми входами первого блока элементов И и элемента ИЛИ-НЕ, выход элемента ИЛИНЕ соединен со вторым входом первого элемента И, выход первого элемента И соединен со сбросовыми входами первого и второго регистров, выходы первого блока элементов И соединены с первыми входами второго суммирующего блока, выходы второго суммирующего блока соединены с информационными входами первого регистра, выходы первого регистра соедине-. ны со вторыми входами блока срав" нения и информационными входами второго регистра, выходы второго ре-. гистра соединены со вторыми входами второго суммирующего блока, а выходы дешифратора - с третьими входами ,второго блока элементов И, выходы второго блока элементов И подклю:чены к выходным шинам.

1018244

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах для программного управления и коммутации каналов с автоматическим изменением очередности коммутации °

Известен коммутатор каналов с переменным циклом опроса, содержащий триггеры, блок наличия информации, элементы И, ИЛИ, НЕ, задержки, генератор импульсов L 1j.

Недостаток этого устройства заключается в том, что оно обеспечивает коммутацию каналов с жестко заданной очередностью, определяемой схемой соединений, и не позволяет оперативно, автоматически изменять очередность коммутации. Кроме того, в известном устройстве отсутствует контроль за последовательностью коммутации каналов, что снижает надежность и достоверность его функционирования, Наиболее близким техническим решением к изобретению является коммутатор, который содержит генератор импульсов, первый элемент И, выход которого соединен с входом блока управления, группы выходов которого соединены с информационными входами одноименных разрядов сдвигающих регистров, выходы последних разрядов которых соединены с входами дешиф-ратора, и второй элемент И (2).

Недостатком известного устройства являются низкие надежность,и достоверность коммутации, связанные с отсутствием возможности контроля кодов, записанных в сдвигающих регистрах и определяющих последовательность коммутации. В известном устройстве в случае искажения кодов в сдвигающих регистрах из-за сбоев или отказов после декодирования этих ложных кодов происходит нарушение заданной очередности коммутации или остановы, не обнаруживаемые оператором.

Целью изобретения является повышение надежности коммутирования каналов.

Поставленная цель достигается . тем, что в коммутатор, содержащий генератор импульсов, первый элемент

И, выход которого соединен с входом блока управления, группы .выходов блока управления соединены с информационными входами одноименных разрядов сдвигающего регистра, выходы сравнения, выход блока сравнения соединен со вторым входом второго элемента И, выход второго элемента

И соединен с единичным входом триггера, инверсный выход триггера сое" динен со вторым входом второго бломентов И и входами элемента ИЛИ-НЕ, выход элемента ИЛИ-НЕ соединен со вторым входом первого элемента И, выход первого элемента И соединен со сбросовыми входами первого и второго регистров,. выходы первого блока элементов И соединены с первыми входами второго суммирующего блока, выходы второго суммирующего блока соединены с информационными входами первого регистра, выходы которого соединены со вторыми входами блока сравнения и информационными входами второго регистра, выходы второго регистра соединены со вторыми входами второго суммирующего блока, а выходы дешифратора - с третьими входами второго блока элементов И, выходы второго блока элемен5

55 последних разрядов сдвигающего регистра соединены с входами дешифра тора, и второй элемент И, введены распределитель, первый и второй блоки элементов И, первый и второй суммирующие блоки, вычитающий блок, блок сравнения, первый и второй регистры, триггер и элемент ИЛИ"НЕ, при этом выход генератора импульсов соединен с входом распределителя, первый выход которого соединен с первым входом первого элемента И, второй выход - с первым входом второго элемента И и управляющим входом второго регистра, третий выходс первым входом второго блока элементов И, четвертый выход - с первым входом первого блока элементов

И и управляющим входом первого регистра, пятый выход - со сдвигающими входами сдвигающего регистра, выходы одноименных разрядов сдвигающего регистра соединены с соответствующими группами входов первого суммирующего блока, выходы первого суммирующего блока соединены с первыми входами вычитающего блока, вторые входы вычитающего блока соединены с группой выходов блока управления, а выходы вычитающего блока соединены с первыми входами блока ка элементов И, выходы последних.разрядов сдвигающего регистра соединены со вторыми входами первого блока зле3 101 тов И подключены к выходным ши- нам.

На чертеже приведена функциональная схема предлагаемого устройства, Коммутатор содержит генератор 1 импульсов, распределитель 2 со счетчиком 3, дешифратором 4 и выходами 5-9, блок 10 управления с группами элементов 11 и 12 коммутации, сдвигающий регистр 13 с разрядом

14, первый суммирующий блок 15, вычитающий блок 16, блок 17 сравнения, первый элемент И 18, второй элемент И 19, триггер 20, первый блок элементов И 21, второй блок элементов И 22, второй суммирующий блок 23, первый регистр 24, второй регистр 25, элемент ИЛИ-НЕ 26, второй дешифратор 27, выходные шины 28.

Выход генератора 1 импульсов соединен с входом распределителя 2, выход 5 которого соединен с первым входом элемента И 18, выход 6 - с первым входом элемента И 19 и управляющим входом регистра 25, выход 7с первыми входами элементов И 22, выход 8 - с первыми входами элементов И 21 и управляющим входом регистра 24, выход 9 - co сдвиговыми входами сдвигающего регистра 13, Выход элемента И 78 соединен со сбросовыми входами регистров 24 и

25 и входом блока управления 10.

Выходы групп элементов коммутации

11 соединены с информационными входами соответствующих одноименных разрядов 14 регистров 13. Выходы одноименных разрядов 14 соединены с соответствующими группами входов суммирующего блока 15, выходы которо

ro соединены с первыми входами вычитающего блока 16. Вторые входы вычитающего блока 16 соединены с выходами группы коммутационных weментов 12 блока управления 10. Выходы вычитающего блока 16 соединены с первыми входами блока сравнения

17. Выходы последних разрядов 74 регистра 13 соединены с входами элемен та ИЛИ-НЕ 26, второго дешифратора

27 и вторыми входами элементов И 21.

Выходы элементов И 21 соединены с первыми входами суммирующего блока

23, выходы которого соединены с ин формационными входами регистра 24.

Выходы регистра 24 соединены со вторыми входами блока сравнения 17 и

8244 4

1S

55 с информационными входами регистра

25, выходы которого соединены со вторыми входами суммирующего блока

23. Выход блока сравнения 17 соединен со вторым входом элемента

И 79, выход которого соединен с единичным входом триггера 20. Инверсный выход триггера 20 соединен со вторыми входами элементов И 22.

Выход элемента ИЛИ-НЕ 26 соединен со вторым входом элемента И 18. Выходы дешифратора 27 соединены с тре тьими входами элементов И 22, выходы которых подключены к выходным шинам 28.

Устройство работает следующим образом.

В исходном положении триггер 20 и регистры 13, 24 и 25 обнулены, высокий потенциал с выхода элемента

ИЛИ-НЕ 26 подготавливает к открыванию элемент И 18. -С помощью блока

10 управления задается очередность коммутации каналов ° В блоке 10 каждая группа коммутационных элементов 11 соответствует определенному номеру очередности коммутации каналов, а число элементов 11 в каждой группе определяется двоичными кодами, которые кодируют номера каналов. 3амыканием соответствующих элементов

11 в каждой группе устанавливаются коды номеров каналов, а принадлежность номера канала данной группе элементов 11 задает очередность его коммутации. Измерение кодов с помощью элементов 11 обеспечивает возможность коммутации каналов с любой очередностью, С помощью группы эле" ментов коммутации 12 блока 70 управления задается контрольная сумма всех чисел - номеров коммутируемых каналов, которая заранее известна, так как известны номера каналов.

Код этой суммы подается на вторые входы вычитающего блока 16. После установки в блоке 10 управления кодов номеров каналов и кода контроль ной суммы включается генератор 1 им" пульсов; импульсы которого управляют распределителем 2. Распределитель

2 формирует в каждом такте последовательно пять импульсов соответственно на выходах 5, 6, 7, 8 и 9.

Импульс с выхода 5 используется только в первом такте для начальной установки - считывания кодов номеров каналов из блока 10 управления и записи их в сдвигающий регистр 13, Этот

5 10 импульс поступает через элемент И 18 на входы элементов коммутации 11 и считывает установленные коды в соответствующие разряды 14 регистра 13.

Каждая совокупность одноименных разрядов 14 сдвигающего регистра 13 образует регистр параллельного кода, который хранит код номера канала, а размещение этих кодов в разрядах 14 соответствует заданной очередности их коммутации. При этом в последних разрядах 14 размещается код канала, который коммутируется первым, в предпоследних разрядах - код объекта, который коммутируется вторым и т,д,, В первых разрядах 14 - код объекта, который коммутируется последним, После установки кодов в разрядах 14 снимается высокий потенциал на выходе элемента ИЛИ-НЕ 26, закрывается элемент И 18 и блокируется выход

5 распределителя 2, Дальнейшей работой устройства в первом и последующих тактах управляют четыре импульса, которые последовательно выдаются с выходов 6, 7, 8 и 9 распределителя 2, При этом в устройстве в каждом такте выполняются следующие операции: с помощью суммирующего блока 15 вычисляется сумма чисел, установленных в разрядах 14 сдвигающего регистра 13, и подается затем на первые входы вычитающего блока

16, который вычисляет разность между контрольной суммой, заданной элементами 12 блока 10 управления, и суммой, вычисленной блоком 15, код разности с выхода блока 16 подается на первые входы блока сравнения 17; блок сравнения 17 сравнивает код разности с кодом, записанным в регистре 24, который хранит сумму чисел, сдвинутых иэ регистра 13 за время выполнения предыдущих тактов; при несовпадении этих кодов блок сравнения формирует сигнал ошибки, который подается на элемент И 19; второй импульс с выхода 6 распределителя 2 считывает результат сравнения с элемента И 19, при отсутствии ошибки подтверждает нулевое состояние триггера 20 и переписывает содержимое регистра 24 в. регистр 25; третий импульс с выхода 7 распределителя

2 разрешает выдачу управляющего коммутирующего сигнала с выхода дешифратора 27 через блок элементов И 22 в соответствующую шину 28;,четвертый импульс с выхода 8 распределителя 2

18244

15 го

55 разрешает суммирование блоком 23 содержимого разрядов 14 с содержимым регистра 25, запись полученной суммы в регистр 24 и подачу ее на вторые входы блока сравнения 17; пятый импульс с выхода 9 распределителя

2 производит сдвиг информации в сдвигающем регистре 13.

При подаче на сдвиговые входы сдвигающего регистра 13 тактового импульса в каждом такте происходит сдвиг информации из предыдущих разрядов в последующие. В процессе сдвига предыдущие разряды последовательно обнуляются, а в последних разрядах в каждом такте с заданной очередностью сменяются коды номеров каналов. Эти коды с выходов разрядов

14 подаются на входы дешифратора 27, который их декодирует, Г)ри этом последовательно возбуждаются соответствующие выходы дешифратора 27, сигналы с которых подготавливают к открыванию соответствующие элементы И 22, Считывание коммутирующего сигнала в выходные шины 28 в следующем после сдвига такте производится третьим тактовым импульсом с выхода 7 распределителя 2, Сдвиг информации в регистре 13 является подготовительной операцией к следующему такту работы и производится в конце каждого такта. В связи с тем, что в каждом такте в результате сдвига информации изменяются коды чисел в разрядах 14 регистрв 13, изменяется и общая сумма этих чисел в каждом такте.

С помощью суммирующего блока 23 и регистров 24 и 25 в каждом такте производится вычисление суммы чисел, сдвинутых иэ сдвигающего регистра 13.

Управление суммированием обеспечивается четвертым тактовым импульсом с выхода 8 распределителя 2, который подается на управляющие входы элементов И 21 и регистра 24. При этом код с выходов разрядов 14 через элементы

И 21 подается на первые входы суммирующего блока 23, где суммируется с содержимым регистра 25, В регистре

25 хранится значение суммы чисел сдвинутых из регистров 13 за время всех предыдущих тактов работы, Эта еумма с выходов регистра 24 записывается в регистр.25 вторым тактовым импульсом с выхода 6 распределителя

2 и подается затем на вторые входы суммирующего блока 23. Таким образ суммирующий блок 23 определяет в кон7 10 це данного такта работы перед сдвигом информации сумму чйсел, .которая будет сдвинута из регистра 13 за вре мя данного и предыдущего тактов работы к следующему такту ° Значение этой суммы переписывается в регистр

24 четвертым импульсом с выхода 8 распределителя 2 и подается затем на вторые входы блока сравнения 17 для сравнения с разностью блока 16 в следующем такте. Записьинформации в регистры 24 и 2 производится парафазным кодом, что не требует предва рителъного очищения этих регистров.

При отсутствии ошибок в кодах, установленных в регистрах 13 в процессе записи и сдвига информации, s каждом такте разность, вычисленная бло-. ком 16, равна сумме накопленной в регистре 24, При этом коды на входах блока сравнения 17 совпадают, блок сравнения 17 не формирует сигнал

:ошибки, а второй тактовый импульс с выхода 6 распределителя 2 не считывает этот сигнал через элемент И 19 на триггер ошибки 20. Последний остается в нулевом положении, высокий потенциал с его инверсного выхода разрешает подключение выходов дешифратора 27 через блок элементов

И 22 к выходным шинам 28.

При наличии ошибок в результате сбоев или отказов в кодах номеровканалов, т,е. при несоответствии кое

18244 8 дов в разрядах 14 сдвигающего регист. ра 13 заданным, коды чисел на входах блока сравнения 17 не совпадают, блок сравнения 17 формирует сигнал ошибки, который подается на элемент

И 19. Импульсом с. выхода 6 распределителя 2 в начале такта этот сигнал считывается с элемента И 9 и подается на единичный .вход триггера 20.

to Триггер 20 срабатывает и блокирует через элементы И 22 выходы дешифрато-. ра 27 и таким образом запрещает дальнейшую коммутацию каналов и исключает нарушение очередности коммутации.

15 После сдвига всей информации из регистра 13 все разряды 14 обнуляют и устройство возвращается в исходное состояние. При этом-:элемент ИЛИ-НЕ 26 вновь подготавливает к открываняю элемент И 18 и первый импульс с вы" хода $ распределителя 2 через элемент Й 18 обнуляет регистры 24 и 25, снова переписывает коды из блока 10 управления в разряды 14 регистра 13 уц и описываемшй процесс повторяется.

Таким образом, в предложенном устройстве автоматически контролируются коды коммутируемых каналов, обнаруживаются кратные и одиночные ошибки в © этих кодах в процессе управления и коммутации, тем самым исключается возможность нарушения очередности ,коммутации каналов, что повышает надежность и достоверность работы устройства.

10 18244

ВНИИПИ Заказ 3 61/54 Тираж 936 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4