Устройство для цифрового преобразования координат

Устройство для цифрового преобразования координат

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ ЦИФРОВОГО ПРЕОБРАЗОВАНИЯ КООРДИНАТ, содержащее блок постоянной памяти, первая группа входов которого подключена к выходам дешифратора, два коммутатора и три регистра, первые входы которых являются соответственно первым, вторым и третьим информационными входами устройства, два сумматора-вычитателя, выходы которых соединены с вторыми входами первого и второго регистров и с первым и вторым выходами устройства, два переключающих элемента, выходы первого из которых соединены с первыми входами первого и второго сумматоров-вычитателей, выходы второго переключающего элемента соединены с вторыми вxoдa в первого и второго сумматоров-вычитателей, управляющие входы которых подключены к первому выходу блока управления , второй выход которого соединен с управляющими входами первого и второго переключающих элементов, первого и второго коммутаторов, выход первого коммутатора соединен с первым входом дешифратора, вход блока управления является управляющим входом устройства, отличающееся тем, что, с целью сокращения оборудования, оно содержит два сдвигателя/ группу дешифраторов и два мультиплексора, информационные входы которых соединены соответственно с информационными выходами первого и второго регистров, управляющие входы которых соединены с третьим выходом блока управления, четвертый выход которого подключен к управляющим входам первых и вторых мультиплексоров и сдвигателей, выходы первого и второго мультиплекссфов подключены к информационным входам второго коммутатора, информа (Л ционные входы первого коммутатора соединены с выходами знаковых разрядов первого и второго регистров, выход второго коммутатора подключен к второму входу дешифратора, выходы третьего регистра соединены с информационными входами группы дешифратсг-( рое, управляющие входы которых соединены с пятым выходом блока управления, ;с а выходы подключены к второй группе 4i входов блока постоянной памяти, пер4 вый и второй выходы которого соедисл нены с информационными входами первого и второго сдвигателей, выходы которых подключены к информационным входам первого и второго переключающих элементов. 2. Устройство по п. 1, о т л и ч аю щ е 6 с я тем, что блок управления содержит триггеры, элементы И, ИЛИ, задержки, счетчики, дешифраторы , счетчик тактов, счетчик циклов, одновибратор и генератор прямоу

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (!91 (И)

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И 0THPblTHA

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21 ) 3376755/18-24 (22) 11.0l.82 (46) 23.05.83. Бюл, М 19 . (72) С. К, Дауров и .8. И. ° Кнышев (71 ) Саратовский политехнический институт (53) 681.325.22(088.8) (56) 1. Авторское свидетельство СССР

М" 591860, кл. G 06 F 15/20, .1976.

2. Авторское свидетельство СССР по заявке М 3007592/18-24, кл. С 06 f 15/20, 1980. (54 )(57) 1. УстРОйстВО ДЛЯ ЦифРОВОГО ПРЕОБРАЗОВАНИЯ КООРДИНАТ, содержащее блок постоянной памяти, первая группа входов которого подклюс чена к выходам дешифратора, два коммутатора и три регистра, первые входы которых являются соответственно первым, вторым и третьим информационными входами устройства, два сумматора-вычитателя, выходы которых соединены с вторыми входами первого и второго регистров и с первым и вторым выходами устройства, два переключающих элемента, выходы первого из которых соединены с первыми входами первого и второго сумматоров-вычитателей, выходы второго переключающего элемента соединены r. вторыми входами первого и второго сумматоров-вычитателей, управляющие входы которых подключены к первому выходу блока управления, второй выход которого соединен с управляющими входами первого и второго переключающих элементов, первого и второго коммутаторов, выход пврвого коммутатора соединен с первым входом дешифратора, вход

Эаа 06 F 48 G 06 F 1 20 блока управления является управляющим входом устройства, о т л и ч аю щ е е с я тем, что, с целью сокращения оборудования, оно содержит два сдвигателя; группу дешифраторов и два мультиплексора, информационные входы которых соединены соответственно с информационными выходами первого и второго регистров, управляющие входы которых соединены с третьим выходом блока управления, четвертый выход которого подключен к управляющим входам первых и вторых мультиплексоров и сдвигателей, выходы первого и второго мультиплексоров подключены к информационным входам второго коммутатора, информационные входы первого коммутатора соединены с выходами знаковых разрядов первого и второго регистров, выход второго коммутатора подключен к второму входу дешифратора, выходы третьего регистра соединены с информационными входами группы дешифраторов, управляющие входы которых соединены с пятым выходом блока управления а выходы подключены к второй группе входов блока постоянной памяти, первый и второй выходы которого соединены с информационными входами первого и второго сдвигателей, выходы .которых подключены к информационным входам первого и второго переключающих элементов.

2. Устройство по и. I, о т л и ч аю щ е е с я тем, что блок управления содержит триггеры, элементы И, ИЛИ, задержки, счетчики, дешифраторы, счетчик тактов, счетчик циклов, одновибратор и генератор прямоу1019445

25 гольных импульсов, выход которого подключен к первому входу nepsoro

-элемента И, второй вход которого подключен к выходу первого триггера, выход первого элемента И соединен с входом первого счетчика, выход которого подключен к входу второго счетчика, выход которого подключен . к первому входу счетчика тактов, выходы которого соединены соответственно с входами первого дешифратора,. группа выходов которого соединена с четвертым выходом блока, управляющий выход первого дешифратора подключен к третьему входу первого элемента И и к первым входам второго и третьего элементов И, вторые входы которых соединены с управляющим выходом второго дешифратора,.группа входов которого соединена с пятым выходом блока, входы второго дешифратора соединены с выходами счетчика циклов,,первый вход которого и первый вход первого элемента ИЛИ соединены с выходом элемента задерж1

Изобретение относится к вычислительной технике и может быть использовано для аппаратурной реализации операций преобразования прямоугольных и полярных координат в прямоугольные в системах управления роботами. манипуляторами, а также в различных навигационных системах.

Известно устройство для вычисления координат вектора, содержащее четыре сдвигающих регистра, три сумматора-вычитателя, элемент И, два коммутатора и блок постоянной памяти (1), Недостатком устройства является относительно. низкое быстродействие, а также деформация длины вектора в результате его поворота.

Наиболее близким по технической сущности к изобретению является цифровой преобразователь координат, содержащий блок постоянной памяти, устройство управления, два коммутатора и три регистра, входы первого и второго из которых соединены соответственно с выходами первого и втоки, .вход которого и третий выход бло« ка подключены к выходу второго элемента И», выход третьего элемента И соединен с первым входом первого триггера, второй вход которого является входом блока, выход первого триггера через одновибратор под-.", ключен к единичным входам второго и третьего триггеров, к второму входу счетчика циклов и к второму входу первого элемента ИЛИ,- выход которого соединен с вторым входом счетчика тактов, счетные входы второго и третьего триггеров соединены с выходом первого счетчика, единичный и нулевой выходы третьего триггера соединены соответственно с входами второго элемента ИЛИ, выходы первого и второго элементов ИЛИ, единичный и нулевой выходы третьего триггера. соединены с первым, выходом блока, единичный и нулевой выходы второго триг. гера соединены с .вторым выходом блока.

2 рого. сумматоров-,вычитателей, выходы которых являются выходами устройства, причем входы первого и второго элементов НЕ соединены с выходами первого и второго регистров и с одними входами первого и второго ком». мутаторов, а выходы через другие входы этих же коммутаторов соединены с входами третьего коммутатора, управляющий вход которого соединен с управляющими входами ключей и с соответствующим выходом устройства управления, а выход через дешифратор соединен с одной группой входов блока постоянной памяти, другая группа входов которого через распределитель соединена с соответствующими выходами разрядов третьего регистра, а также через элемент ИЛИ-НЕ, и устройство управления с управляющим входом распределителя, последний выход которого подключен к одному из входов устройства управления, соответствующий выход которого соединен с управляющими входами сумматоров-вычитателей, одни входы ко3 10 торых через соответствующие выходы первого и второго ключей подключены к выходам. блока постоянной памяти, а другие входы подключены соответственно к вторым выходам второго и ,первого ключей, причем выходы старших разрядов первого и второго регистров соединены с управляющими входами первого и второго коммутаторов, а также с соответствующими входами устройства управления (2 3.

Недостатками. известного устройства являются большие затраты постоянной памяти, а также жесткая зави симость между разрядностью устройства и его быстродействием.

Целью изобретения является сокращение оборудования.

Поставленная цель достигается тем, что устройство для цифрового преобразования координат, содержащее блок постоянной памяти,. первая группа входов которого подключена к выходам дешифратора, два коммутатора и три регистра, первые входы которых являются соответственно первым, вторым и третьим информационными входами устройства, два сумматора-вычитателя, выходы кото.рых соединены с вторыми входами первого и второго регистров и с первым и вторым выходами устройства, два переключающих элемента, выходы первого из которых соединены с первыми входами первого и Второго сумматоров-вычитателей, выходы второго переключающего элемента соединены с вторыми входами первого и второго сумматоров-вычитателей,- управляющие входы которых подключены к первому выходу блока управ. ления, второй выход которого соединен с управляющими входами первого и второго переключающих элементов, первого и второго коммутаторов„ выход первого коммутатора соединен с первым входом дешифратора, вход блока управления является управляющим входом устройства, содержит два сдвигателя, группу дешифраторов и два мультиплексора, информационные входы которых соединены соответственно с информационными выходами первого и второго регистров, управляющие входы которых соединены с третьим выходом блока управления, четвертый выход которого подключен к управляющим входам первых и вторых мультиплексоров

4 и сдвигателей, выходы первого и второго мультиплексоров подключены к информационным входам второго коммутатора, информационные входы первого коммутатора соединены с выходами знаковых разрядов первого и второго регистров, выхад второго коммутатора подключен к второму входу деаифратора, выходы

10 третьего регистра соединены с ин формационными входами группы дешифраторов управляющие входы которых соединены .с пятым выходом блока управления, à выходы подключены к вто1 рой группе входов блока постоянной памяти, первым и.второй выходы которого соединены с, информационными входа; ми первого и второго сдвигателей, выходы которых подключены к информационным входам яерзого и второго переключающих элементов.

Блок управления устройства содержит триггеры, элементы И, ИЛИ, задержки, счетчики,деаифраторы, счетчик так2 тов, счетчик циклов, одновибратор и генератор прямоугольных импульсоа, выход которого подключен к первому входу первого элемента И, второйвход которого подключен к выходу

30 первогО триггера, выход первого элемента И соединен с входом первого счетчика, выход которого подключен к входу второго счетчика, выход которого подключен к первому входу счетчика тактов, выходы

35 которого соединены соответственно с входами nepaoro дешифратора, группа выходов которого соединена с четвертым выходом блока, управляю40 щий ВыхОд перВОГО дешифра1 ра подключен к третьему входу первого элемента И и к первым входам второго и третьего элементов И, вторые входы. которых соединены с уп45 равляющим 8+xoW+ второгО дешифратора, группа выходов которого соединена с пятым выходом блока, входы второго дешифратора соединены с вы- . ходами счетчика циклов, первый вход

50 которого и первый вход первого элемента ИПИ соединены с выходом элемента задержки, вход которого и третий выход блока подключены к выходу второго элемента И, выход третьего элемента И соединен с первым входом первого триггера, второй вход которого является входом блока, выход первого триггера через одновибратор подключен к единичным входам второ. го и третьего триггеров, к второму входу счетчика циклов и к второму входу первого элемента ИЛИ, выход которого соединен с вторым входом счетчика тактов, счетные входы второго и третьего триггеров соединены с выходом первого счетчика, единичный и нулевой выходы третьего триггера соединены соответственно с входами второго элемента ИЛИ., выходы первого и второго элементов ИЛИ, едир ничный и нулевой выходы третьего ,триггера соединены соответственно с входами второго элемента ИЛИ, выходы первого и второго элементов ИЛИ, единичный и нулевой выходы третьего триггера соединены с первым выходом блока, единичный и нулевой выходы второго триггера соединены с вторым выходом блока.

На фиг. I представлена структурная схема устройства .цифрового преобразования координат; на фиг. 2 - схема блока управления.

Устройство содержит регистры 1-3, мультиплексоры 4 и 5, коммутаторы

6 и 7. дешифратор S, группу дешифраторов 9, сдвигатели 10 и 11, блок 12 постоянной памяти, переключающие элементы 13 и 14, сумматорывычитатели 15 и 16, блок 17 управления, входы 18-20, выходы 21 и 22 устройства, триггеры 23-25 одновибратор 26, генератор 27 прямоугольных импульсов, элементы И 28-30, счетчики 31 и 32, счетчик 33 тактов, счетчик 34 циклов, дешифраторы 35 и 36, элемент 37 задержки, элементы ИЛИ 38 и 39, вход 40 блока . управления и выходы 41-45, Принцип функционирования устройства основан на реализации выражений

Х Х.С05 0L -У 5!п ОС у = у cos4+x in (1 ) с использованием постоянного запоминающего устройства (ПЗУ ), имеющего следующую логическую схему работы

С aL- — + C;cosd-.Ñ sind.

ПЗУ

1 где С1- i-я часть кодов Nx или N> при условии их представления в виде суммы

Х = Х + Х + ..+Х.+ ...+ Х, 2

У = У„+ У +...+У+... +У

019445 б

"d. -j-часть кода угла М, причем код угла также представлен в виде суммы Ыо +е< ф...М"+ .. +Ы„,;

И -прианак прифорнкррааиия (no со. вокупности величин С- и at, определяющих адрес, записывают слово двойной разрядности, первые и разрядов которого определяют значение

С; cosek, а вторые и раэрядов10 С4 s 1пю .;

Р,И-количество частей (равных по разрядности ),на которые разбиваются соответственно коды М„, М „и М4 .

Подставляя значения кодов в виде суммы в выражения (1), а также мспользуя логическую схему работы ПЗУ,приходят к рекурентным соотношениям,по которым функционирует устройство.

Вывод рекурентных соотношений, 2о Пример. Р3, И=2.

Исходные данные записываются в виде

1 2 3 1 2 3

at= о, +Ы

Подставляя координаты в виде сумм, а угол только первой части aL„, получают

Х »=(x„ccs аС„-v, а;и а»,)+

+(х соэоС -у2sinet )+(x созе(-у shnat ), у(1= у„COSL+X1s1nd )+

1.» ces ка +Х В1пкри )+(у со5а1. +x s ng )

35 . (»» где Х,У - результирующие координаты, полученные как результат поворота исходных координат Х и У на

4В угол о . или э х =е (x.cosa(-у ° sic ci. ) (у1» 7

45 У =1 (У С050(+Х„. 5jq g ). ((,1) (» »в

1=

С учетом основной задачи сокращения объема памяти следует указать что константы С; созе„и Cjsinet, записанные в памяти, вычислены по существу только для диапазона изменений, старших частей кодов М„ или и . Поэтому при вводе в ПЗУ i-й части кода йх или Ху ее абсолютная вели чина автомат и чески возраст ает в 2 i раз, где р = и/р. Для ком(1-1 1Р пенсации этого. увеличения считанные из ПЗУ константы должны уменьшаться во столько же раз.. 10

В связи с изложенным выражение (1,l ) можно представить в общем виде

Р х(41 фи)2 cos(ik )jz

y(ü) ôç;)2 cosfat )}z где в квадратных скобках показаны величины, поступающие на вход ПЗУ, а в фигурных - константы,. считанные иэ ПЗУ.

Полученные выражения отражают апгоритм поворота вектора с координа-. тами Х и У на угол + определяя. при этом координаты )Ф4 У(1повернутого вектора. Но так как et. о4+Ы2. то необходимо вектор с координатами

)Р-и У повернуть еще на угол с(2, ) 6 и- И что осуществляется с использованием выражений (1.2 ).

Используя результаты примера, приводят рекурентные выражения, в соответствйи с которыми, функционирует устрой ст во Р

0 Ц вЂ” Яи)2((1}2

-(и lz(è ì ((.)}т (" 4(Р}

Р (j Öò (j)1 11- 11Р ° .12 11Р

1.((М -д2

+(x . )2 34п(с(()}2 (, (у(i=1,2,...P, )=1,2...И.

Анализ алгоритма {2) показывает, что содержимое круглых скобок определяет действия, необходимые для выполнения такта, состоящего из двухполутактов, результаты которых алгебраически суммируются. В течение

i-ro. такта обрабатываются 1-е части

Х и У; кодов координат, причем во время йервого полутакта Х1, а во время второго - У;. Очевидно, что полная обработка координат осуществляется за Р тактов, определяющих один цикл., В результате выполнения

j-ro цикла вектор с координатами

Х ))и У())поворачивается на угол о(,,, 19445

8 а полученные координаты Х((1и4 У0% овместно с углом d + являются исходными данными следующего цикла и т.д.

Полное преобразование завершается за

5 )(И циклов, в течение которых осуществ. ляется последовательный поворот вектора на углы N (. 6д е(, Устройство работает следующим образом.

В начальный момент координаты Х

У и угол ю по входам 18-20 зано-. сятся в регистры 1-3 соответственно.

Знаковые разряды регистров .1 и 2 по"

15 ступают на вход коммутатора 6 а вы-В ходы значащих разрядов поступают на входы мультиплексоров 4 и 5, которые под управлением блока 17 пропускают на вход коммутатора 7 только первые . части кодов Х 1 и Уо, т.е.

20 первые Р разрядов кодов Х и УР. Ком- о 1 мутаторы 6 и 7 устанавливаются блоком 17 управления в положения, соот» ветствующие первому полутакту, при

25 котором на вход дешифратора 8 поступают знаковый разряд и первая часть кода. Одновременно управляющий сигнал с блока 17 управления разрешает дешифрацию первой частию кода

1 угла о(. с использованием первого из

Зо дешифраторов группы дешифраторов 9.

В результате совместной работы указанных дешифраторов из блока 12 постоянной памяти считываются константы Х о cosoL„w Х., sing которые з5 через сдвигатели 10 и 11, управляемые синхронно .с мультиплексорами

4 и 5, и через переключающие элементы 13 и 14, управляемые синхронно с коммутаторами 6 и 7, посту40 пает в сумматоры-вычитатели 15 и 16, При выполнении второго полутакта коммутаторы 6 и 7 и элементы 13 и 14 переключаются, и теперь на входы дешифратора 8 поступают знаковый

45 разряд и старшая часть у „ ) кода у(3

Считанные из блока 12 постоянной памяти. константы Ф )cos eL и Y sin ((1 через сдвигатели 10 и ll, элементы

13 и 14 поступают на входы суммато5> рое-вычитателей 15 и 16, где суммируются с результатами первого полутакта в соответствии с выражением (2), Для правильной реализации этого выражения элементы 13 и 14 в первом полутакте осуществляет передачу по прямым связям в сумматоры-вычитатели 15 и 16, устанавливаемые в режим суммирования, а во втором полутакте по перекрестным связям и ичем с м4г, 10 режим суммирования, Импульс с одновибратора 26 также сбрасывает счетчик 34 циклов, а через элемент ИЛИ 39 счетчик 33 тактов.. Нулевые значения счетчиков 33 и 34 преобразуются дешифраторами 35 и 36,Сигнал на первом выходе дешифратора 35, снимаемый с выхода 43, устанавливает мультиплексоры 4,5 и сдвигатели 10, 11 в первые положения, соответствующие первому такту вычислений. Сигнал на первом выходе дешифратора

36, снимаемы" с выхода 45, разрешает дешифрацию первой части кода угла, т,е. разрешает работу первого дешифратора из группы дешифраторов 9.

Импульсы с генератора 27 через разрешенный сигналом - с триггера 23 и отсутствием сигнала на (Р+1)-м выходе дешифратора 35, элемент И 28 поступают на счетчик 31, коэффициент пересчета которого определяется временем, необходимым для выполнения одного полутакта. После выполнения первого полутакта на выходе счетчика 31 появляется импульс, который, поступая на счетные входы триггеров

24 и 25, опрокидывает их, а они в свою очередь переводят коммутаторы

6 и 7, элементы 13 и 14 и сумматорывычитатели 15 и 16 в положения, соответствующие второму полутакту,. Одновременно импульс с выхода счетчика 31 поступает на вход счетчика 32, коэффициент которого равен 2, т.е. двум импульсам на входе соответствует один на выходе. Тогда после второго полутакта на выходе счетчика 32 появится импульс, увеличивающий счетчик 33 тактов на единицу.

Новое значение счетчика 33 тактов преобразуется дешифратором 35 в сигнал на его втором выходе, устанавливающий мультиплексоры 4,5 и сдвигателями 10,11 во вторые положения.

После выполнения P-го такта на последнем (Р+1 )-м выходе дешифратора 35 появляется сигнал, который, во-первых, запрещает прохождение импульсов с генератора 27 через элемент И 28, а, во-вторых, через разрешенный отсутствием сигнала на (И+1 )-м выходе дешифратора 36 элемент И 29 поступает с выхода

44 на регистры 1 и 2, осуществляя запись в них ссдержимого сумматоров-вычитателей 15 и 16 соот-. ветственно. Далее сигнал с выхода

9 10194 матор-вычитатель 15 переводится в ре1жим вычитания.На этом первый такт вы1 числительного процесса завершается.

Второй такт начинается при переключении мультиплексоров 4,5 и сдвига- 5 телей 10, 11 во вторые положения при этом мультиплексоры 4 и 5 подключают к входам коммутатора 7 вторые части Хо и Уо кодов координат

Х и У©, а сдвигатели 10 и 11 8 этом положении осуществляют сдвиг на Р разрядов вправо, т.е. уменьшают счи» танные константы в 2 Р раз, Коммутаторы 6,7 и элементы 13,14 устанавливаются в положение, соответствующее 15 первому полутакту. Дальнейший процесс выполнения второго такта аналогичен предудыщему.

После зевершения P-ro такта заканчивается первый цикл вычислений, в 20 результате которого в сумматорах-вычитателях 15 и 16 будут сформирова» ны в соответствии с выражением (2) величины Х " }и Ф }отражающие значение координат .вектора, повернутого на 25 угол ol1. Для дальнейшего преобразо-, вания содержимое сумматоров-вычитателей 15 и 16 пересылается в регистры 1 и 2 соответственно; а блок

17 управления включает теперь вто- . З0 рой дешифратор иэ группы дешифраторов 9,т.е. во втором цикле будет осуществляться поворот вектора íà уголв}

Через И циклов процесс преобразо-

saws заканчивается, содержимое сумматоров-вычитателей 15 и 16 равно и у(м}=,Эти значения пере(и} даются на выходы 21 и 22, Блок управления, осуществляющий координацию действий устройства, ра40 ботает следующим образом.

Первоначально исходные данные заносятся в регистры 1-3. Вычислительный процесс начинается с подачи пускового импульса на вход 40 блока .17 управления, в результате чего триг45 гер 23 устанавливается в единичное состояние, которое разрешает работу элемента И 28. Перепад иэ "0" в "1" триггера 23 запускает одновибратор 26, генерирующий одиночный импульс, который устанавливает триггеры 24 и 25 в единичные состояния, первый из которых по выходу 41 устанавливает коммутаторы 6,7 и переключающие элементы 13,14 в положения, соответствующие выполнению первого полу такта, а второй - по выходу 42 переводит сумматоры-вычитатели 15 и 16 в е

11 элемента 29 И через элемент 37 эа1ержки, необходимый для задержки сигнала на время полного заверше- . ния перезаписи содержимого сумматоpos-вычитателей 15 и 16 в регист ры 1 и 2, поступает на вход счетчика 34 циклов, увеличивая его содержимое на единицу, и через we-мент ИЛИ сбрасывает сумматоры-вычитатели . и счетчик 33 тактов. Новое значение счетчика 34 циклов преобразуется дешифратором.36 в сигнал на втором его выходе, что разрешает работу второго дешифратора из группы дешифраторов 9, т .е. теперь в процессе преобразования участвует вторая часть кода узла.

Сброс счетчика 33 тактов снимает .сигнал c(P+l)-го: выхода дешифратора 35, а это в свою очередь снима1019445 12 ет запрет с элемента И 28, и импульсы с генератора 2f поступают на счетчик 31 и т.д. Второй цикл протекает аналогично первому.

После окончания P-ro такта И-го цикла сигнал с (Р+1 )-ro .выхода дешифратора 35, проходя через элемент И 30, разрешенный сигналом на (8+1 )-ом выходе дешифратора 36 . 2

10 сбрасывает триггер 23, эайрещая дальнейший процесс преобразования. Содержимое сумматоров-вычитателей

l5 и 16 определяет искомые координаты

l5

Расчеты показывают, что предлагаемое устройство при одинаковых характеристиках с известным уст- ройством требует примерно в 2. ра-. ро за меньший объем памяти.

101Э445

Ю 15,1б к а7Лге

К 1,2

К 4,51017

Фиг.8

Составитель А. Жеренов

Техред Е.Харитончик

Корректор А. Тяско

Редактор P. Цицика

Заказ 3705/43 Тираж 706

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, M-35, Рауаская наб., д. 4/5

Подписное

Филиал ППП "Патент", г. Ужгород, ул, Проектная, 4