Устройство для контроля электронной вычислительной машины

Устройство для контроля электронной вычислительной машины

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ , содержащее бпок счетчиков, да- . шифратор, два триггера, два элемента ИЛИ, два элемента И, элемент И-НЁ, элемент ИЛИ-НЕ, два формироватепя импупьоов и элемент задержки, вход которого соединен с выходом первого эле ыЕента ИЛИ, а выход элемента задерхски подключен к управляющему входу-выходу устройства, nespBOMy входу второго эпе мента ИЛИ,управляющему входу деши(| тора и группе счетных входов блока счетчиков, вход соединен с . адресным входом-выходом устройства, а выхс« дешифратора подключен к входу первого эпемеета ИЛИ, второму входу второго элемента ИЛИ, входу первого форм|ф вателя импульсов и входу выдачи инфоркшиии блока счетчиков, вход запрета счета, первый к второй входы приема информации, информационные входы, группа входов выходов и выходы блока счет чиков соединены соответственно с выхо дами элемента И-НЕ, второго и первого формирователей импульсов, дополнительным информационным входом-выходс устройства, информационным входом-выходом устройства и входами элемента ИЛИНЕ , выход которого ПОДКЛЮЧЁН к первому входу первого элементе И и инфо(мационному входу первого триггер, выход второго элемента И соединен с вто{ялм входом первого эпемента И и синхровходоМ первого триггера, установочный вход и инверсный вь ход которого подключены соответственно к выходу де шифратора и первому входу элемента ИНЕ , первый и второй входы и выход второго триггера соединены ооответст венно с выходами дешифратора и второго элемента ИЛИ и вторым входс 4 элементта И-НЕ, выход первого элемента И 1Ю« ключен к входу второго фордарователя импульсов, а выход ёлемента И-НЕ сое I динен с первым входом второго эл. И и выходом устройства, отличающееся тем, 4To,fc; целыо пош 1шеиия достоверности контрбля, оно содержит третий, четвертый и пятый триггеры, третий элемент И второй элемент задержки, два регистра и схему Сравнения, первый и второй входы которой подклкэчены к выходам соответстве но первого и второго регистров, инфо{ мационные Bxo{u i первого и второго ре- СО 4 СЛ гистров соединены соответственно с дополнитепьным информаииошолм ккодок вы ходом и инфо| лационш 1М входом-выходом устройства, снвхровходы первого и второго регистров, третьего и четвертого триггеров и установочные входы третьего, четвертого и пятого триггеров подключены к управпяюй ему входу ш 1ходу устройства, информационные входы трегьего и четвертого триггеров соединены с общей шиной устройства, первый и второй входы и выход третьего элемента И соответственно к выходам третьего и четвертого триггеров и

союз советских

СОЦИАЛИСТИЧЕСНИХ

РЕСПИЬЛИН уд) О 06 Р 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,К СВИДЕ ГЕЛЬСТВУ госудч ствюный номитет сссР пО делАм иЗОБРетениЙ и ОткРьп ий (21 ) 3323804/1 8-24 (22) 06.08.81 (46) .23.05.83. Бюп. % 19 . (72) Б.B.Øåàêoïëÿc, Э.П.Овсянникова

Панченко и Л.М. Петрова (53) 681.32 (088.8) (56)1. Патент США М 3810120, :кп. 340-172.5, опубпик. 1974.

2. Авторское свидетельство СССР по эаявке М 3286921/18-24, кп. G 06 Р 11/00, 1961 (прототип).

{54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МА. ШИНЫ, содержащее бпок счетчиков, дешифратор, два триггера, два элемента

ИЛИ, два эпемента И, эпемент И-НЕ,элемент ИЛИ-НЕ, два формироватепн имnym*cos и алемент задержки, вход которогр соединен с выходом первого элемента ИЛИ, а выход эпемента задержки. подключен к управпяющему входу-маходу устройства, первому. входу второго эле» мента ИЛИ,управляющему входу дешифратора и группе счетных входов блока счетчиков, вход дешифратора соединен с . адресным входом-выходом устройства, а выход дешифратора подкнючен к входу первого апемента ИЛИ, второму входу второго апемента ИЛИ, входу первого формнрювателя импупьсов и входу выдачи ииформации блока счетчиков, вход эапрета счета, первый и второй входы приема информации, информационные входы, группа входов-выходов и выходы блока счет чиков соединены соответственно с выходами. эпемента И-НЕ, второго и первого формироватепей импупьсов, допопнитепьным информационным входом-выходом устройства, информационным входом-выхо- дом устройства и входами эпемента ИЛИ„.SU„„1019451 А

НЕ, выход которого подкпючен к перво му входу первого эпемента.И и информационному входу первого триггера, выход второго эйемента И соединен с вторым входом первого элемента И и синхровходом первого триггера, установочиый вход и инверсный выход которого подкпючены соответственно к выходу дешифратора и первому входу эпемента ИНЕ, первый и второй входы и выход. второго триггера соединены ссютветс| венно с выходами дешифратора и второго эпемента ИЛИ и вторым входом апемента -HE, выход первого элемента И подкпючеи к входу второго формироватепя импупьсов, а выход эпемента И HE сое с динен с первым входом второго эпемента И и. выходом устройства, о т и ич а ю щ е е с я тем, что,fc цепью пэвышения достоверности контропя, оно содержит третий, четвертый и пятый триггеры, третий зпемецт И, второй эпемент эадержки, два регистра и схему сравнения, первый и второй входы которой подключены к выходам соответственно первого и второго регистров, информационные входы первого и второго регистров соединены соответственно с допопнитепьным. информацюнаам входом- выходом и информационм м входом-выходом устройства, синхровходы первого и второго регистров,.третьего и четвер того триггеров и установочные входы . третьего, четвертого и пятого триггеров подключены к управпяющему входу-выходу устройства, информационные входы третьего и четвертого триггеров соединены с общей шиной устройства, первый и второй входы и выход третьего апемента И подкпючены соответственно к выходам третьего и.четвертого триггеров и входу второго элемента задержки, при этом информационный вход, синхровход и выход пятого триггера соединены соответственно с выходами схемы сравнения и второго элемента задержки и вторым входом второго элемента И.

1 2

Изобретение относится к цифровой вы- группа дополнительных входов устройства числительной технике и может быть ио- соединена с информационными входами попьэовано в вычислительных устройст- блока счетчиков выходы которого через вах, построенных по принципу общей элемент ИЛИ-HE соединены с информацимагистрапи . онным входом первого триггера и с пер

Известно устройство дпя контроля вым входом первого элемента И, выход электронной вычислительной машины которого через второй формирователь. им(ЭВМ}, содержащее объединенные между пульсов соединен с цервым входом присобой группой однонаправленных и дву- . ема информации блока счетчиков, второй ° направленных связей интерфейсный блок, вход первого элемента И соединен с вы IIO блок анапиза информации, блок выдачи ходом второго элемента И и с синхронитестовых сигналов и блок управления $1) зирующим входом первого триггера, нуВ процессе работы ЭВМ это устрой- левой выход которого соединен с первым ство периодически проверяет ее работо- входом элемента И-НЕ, второй вход котоспособность и, если это возможно, по35 рого соединен с выходом второго триггекапизует и логически изолирует отказав- ра, вход сброса которого соединен с выший блок. При этом время между появ- ходом второго элемента ИЛИ, выход апепением отказа и его обнаружением мо- мента И-HE является выходом устройстжет оказаться достаточно большим (p ва и соединен с первым входом второго ным времени между проверками), что в 2О элемента И и с входом запрета счета бпоряде случаев недопустимо. С другой сто" ка счетчиков, выход первого формироватероны, увеличение частоты проверок сни» пя импульсов соединен с вторым входом жает производитепьность ЭВМ, так как приема информации блока счетчиков, вывсе бопыцая часть машинного времени ход первого апемента ИЛИ соединен с расходуется на выполнение контрольных, входом апемента задержки 2 . а не полезных" операций. В процессе работы ЭВМ одновременно

Наиболее близким по технической сущ- с выбором очередной команды из памяти ности к предлагаемому является устрой-:программ иэ дополнительной памяти изство дпя контроля ЭВМ, Ьэдержащее бпок впекается константа, отличная от нуля счетчиков; дешифратор, два триггера,два Эй, ипи равная нулю. Первый случай соответэпемента ИЛИ, два элемента И, элемент ствует выходу процессора на очередной

И-НЕ, апемент ИЛИ-НЕ, два формирова-, линейный участок программы, второй» тепя импульсов и элемент задержки, груп- выбору последующих команд данного пипа адресных входов устройства соединена нейного участка. Извлекаемая иэ памяти через дешифратор с входами первого эпе- 3g константа явпяется набором мапораэряд. мента ИЛИ, с первым входом второго ных атапонных чисел, прогнозирующих элемента ИЛИ, с установочными входами число ожидаемых сигналов на управпяюпервого и второго триггеров, с входом щих пиниях интерфейса при отработке про. первого формирователя импульсов и с вхо цессором данного линейного участка продом выдачи информации блока счетчиков, .;,, граммы. группа информационных входов-выходов Недостатком этого устройства являетустройства соединена с группой входов- ся невозможность обнаружения некоторых выходов блока счетчиков, группа управ- ошибок. Например, если в резупьтате попяющих входов выходов устройства соеди- терн бита в памяти, сбоя в линии связи, иена с группой счетных входов блока 4Iy либо в согласующем блоке и т.п. в просчетчиков, с управляющим входом дешиф- цессор вместо команды сложения посту ратора, - выходом элемента задержки и пит команда вычитания,то эта ошибка не с вторым входом второго элемента ИЛИ, будет обнаружена, так как обе команды з 10194 сопровождаются одной и той же поспедоватепьностью управпяюших сигналов на интерфейсных линиях.

Цель изобретения - увепичение аоеговерности контропя. 5

Поставпенная цепь достигается тем, ч1 о устройство дпя контроля эпектронной вычиспитепьной машины, содержащее блок счетчиков, дешифратор, два .триггера, два эпемента ИЛИ, два эпемента И, элемент 10

И-НЕ, элемент ИЛИ-НЕ, два формирова-. теля импупьсов и элемент задержки, вход которого соединен с выходом первого эце мента ИЛИ,а выход эпемента задержки подключен к унравпяюшему входу выходу 15 устройства, первому входу второго эпемента ИЛИ, управпяюшему входу дешифратора и группе счетных входов блока счетчиков, вход дешифратора соединен с адресным входом-выходом устройства, а 20 выход дешифратора ттодкпючен к входу первого элемента ИЛИ, второму входу второго элемента ИЛИ, входу первого формироватепя импуньсов и входу выда» чи информации бпока счетчиков, вход за- 25 прета счета, первый и второй входы приема информации, информационные входы, группа входов-выходов и выходы бпока счетчиков соединены соответственно с выходами элемента И-НЕ, второго и пер- зо вого формироватепей импульсов, допопнительным информационным входом-выходом устройства, информационным входом-выхо дом устройства н входами эпемента ИЛИНЕ, выход которого подкпючен к пераоМу З входу первого эпемента И и информацион . ному входу первого триггера, выход вто рого эпемента И соединен с вторым входом первого элемента И и синхровходом первого триггера, установочный вход и инверсный выход которого подключены соответственно к выходу дешифратора и лервому входу эпемента И-НЕ, первый и . второй входы и выход . второго триггера соединены соответственно с выходами де- 45 шифратора и второго эпемента ИЛИ и вторым входом эпемента И-НЕ, выход первого эпемента И подкдючен к входу второго формироватепя имцупьсов, а вы. ход элемента И-НЕ соединен с первым входом второго эпемента И и выходом устройства, введены третий, четвертый и пятый триггеры, третий эпемент И, второй эпемент задержки, два регистра и схема сравнения, первый и второй входы которой подкпючены к выходам соответст- венно первого и второго регистров, информационные входы первого и второго регистров соединены соответственно с

51 4 доцопнительным информационным входси4выходом и информационным входом-выходом устройства, синхровходй первого и второго регистров, третьего и четвертого триггеров и установочные входы третьего, четвертого и пятого триггеров подкпючены к управпяюшему входу-вьтхoду устройства, информационные входы третьего и четвертого триггеров соединены с обшей шиной устройства, первый и. второй входы и выход третьего эпемента И подкпючены соответственно к выходам третьего и четвертого триггеров и входу второго эпемента задержки, при этом информационный вход, синхровход и выход пятого триггера соединены соответственно с выходами схемы сравнения и второго эпемента задержки и вторым входом второго элемента И.

На фиг. 1 представпена функционаптная схема ЭВМ, поясняющая назначение предлагаемого устройства дпя контропя; на фиг. 2 - функционаньная схема устройства для контроля; на фиг. 3 — функциональная схема бпока счетчиков; на фиг. 4 — фуитционапьная схема счетчика; на фиг..5 - функционапьная схема блока преобразования anpecos; на фиг. 6 - функциональная схема бпока сопряжения; на фиг. 7 — временная диаграмма работы устройства.

Электронная вычиспитепьная машина (фиг. 1) содержит процессор l, устрой ство 2 дпя контроля, бпок 3 сопряжения, блок 4 памяти вкпючаюший в себя па.мять 5 данных и память 6 программ, бпок 7 преобразования адресов и допопнитепьный бпок 8 памяти. Блоки 3,5,7 и 8 обьединены посредством труппы шин

9, включающих в себя адресные 10, информационные 11 и управцяюшие шины

l2. Выходы 13 бпока 8 соединены с входами 14 блока 3 посредством информационных шин 15. Процессор 1 соединен с стройством 2 и бпоком 3 посредством группы 16 шин,вкпючающих в себя адресные 17, информационные 18 и управпяющие шины 19. Устройство 2 и блок

3 соединены также посредством группы дополнительных информационных шин 20.

Выход устройства 2 соединен с входом прерывания процессора - 1 посредством. пинии 21. Выходы бпока 7 соединены с адресными входами блока 8 посредством группы шин 22.

Устройство 2 для контроля (фиг.2) содержит бпок 23 счетчиков, дешифратор 24, триггеры 25«29, эпементы

5 1010

ИЛИ ЗО и 31, элементы И 32-34, элементы И-HE 35, формирователи 36 и 37 импульсов, элементы 38 и 39 задержки, регистры 40 и 41, схему 42 сравнения и элемент ИЛИ-НЕ 43. Адресные шины 3

17 устройства 2 соединены через дешифратор 24 с входами элемента ИЛИ ЗО, с первым входом элемента ИЛИ 31, с установочными вхоцами триггеров 25, и

26., с входом формирователя 36 и с входом 44 выдачи информации блока 23 счетчиков. Информационж е шины 18 уст ройства 2 соединены с группой 45 входов-выходов блока 23 и с входами регистра 41. Управляющие шины 19 устрой- ства 2 соединены с группой 46 счетных входов блока 23, с управляющим входом, дешифратора 24, с выходом элемента

38, с вторым входом элемента ИЛИ 31, синхровходами регистров 40 и 41, с 26 установочными входами триггеров 27 и

28, с синхровходами этих триггеров и с входом сброса триггера 29. Входы устройства 2, подключенные к шине 20, соединены с информационными входами 47 И блока 23 и с входами регистра 40. Выходы 48 блока 23 соединены с входами элемента ИЛИ-HE 43, выход которого соединен с информационным входом триггера 25 и с первым входом элемента

И 32. Выход элемеита И 32 через фор" мироватепь 37 соединен с входом 49 приема информации блока 23. Второй вход элемента И 32 соединен с выходом элемента И 33 и с синхровходом тригге-И ра 25, нулевой выход которого соедине» .но с первым входом элемента И-HE 35, второй вход которого соединен с выходом триггера 26. Вход сброса триггера 26 соединен с выхоцом элейента ИЛИ 31.

Выход элемента И-НЕ 35 является выходом 21 устройства и соединен с первым входом элемента. И 33 и с входом

50 запрета счета блока 23. Выход формирователя 36 соединен с входом 51 приема информации блока 23. Выход элемента ИЛИ 20 соединен с входом элемента 38. Выходы регистров 40 и 41 соединены с входами схемы 42, выход

Ю которой соединен с информационным вхо дом триггера 29, выход которого соеди= нен с вторым входом элемента И 33.

Выходы триггеров 27 и 28 соединены с входами элемента И 34, выход кото5$ рого через элемент 39 соедивэн с синхровходом триггера 29. Информационные входы триггеров 27 и 28 подключены к общей шине 52.

481 б

Блок 23 счетчиков (фиг. 3) содержит группу 53 счетчиков и группу 54 элементов И. Первые входы элементов И 54 объединены и являются входом 50 запрета счета, вторые входы элементов И являются группой 46 счетных входов блока 23. Выходы элементов И 54 соединены со счетными входами 55 соответствующих счетчиков 53, группа 47 информационных входов блока 23 соединена с информаиионными входами счетчиков 53, вход 49 приема информации блока 23 - с с входами приема информации счетчиков

53. Выходы счетчиков 53 являются группой выходов 48 блока 23, входы-выходы счетчиков 53 - группой входов-выходов

45 блока 23. Вход 51 приема информаиии блока 23 соединен с входами приема информации счетчиков 53, вход 44 выдачи информаиии блока 23 — с входами выдачи информаиии счетчиков 53.

Счетчик 53 (фиг. 4) содержит последовательно соединенные одноразрядные ячейки 56 и передающие элементы 57.

Выходы ячеек 56 соединены с информационными входами 58 элементов 57 и.. являются информационными выходами счетчика. Управляющие входы элементов 57 объединены и подключены к входу 44 выдачи. Выходы элементов 57 соединены с входами 59 соответствующих ячеек и являются группой входов-выходов 45.

Входы приема информации с линии 45 . всех ячеек 56 объединены и соединены с входом 51 приема. Входы 60 ячеек

56 являются группой 47 входов. Входы приема информации с пинии 47 ячейки 56 объединены и соединены с входом 49 приема. Ячейка 56 содержит триггер 61, элементы ИЛИ 62 и 63, элементы И 6467 и элементы И-НЕ 68 и 69. Синхронизирующий вход триггера 61 ячейки млацшего разряда является счетным вхс дом 55 счетчика 53, единичный выход триггера 61 выхоцом ячейки. Нулевой выход триггера 61 соединен с информационным входом этого же триггера, входы установки и сброса триггера 61 соединены соответственно с выходами элементов ИЛИ 62 и 63, входы которых соединены с выходами элементов И 6467. Вход 49 соецинен с входами элемен тов И 64 и. 66, вход 51 - с входами элементов И 65 и 67. Вход 60 соединен с входом элемента И 64 и через элемент

68 - с входом элемента 66. Вход 59 соединен с входом элемента И 65 и через элемент И-НЕ (инвертор) 69 - с входом элемента 67.

51 8 меня 93-95 соответствуют моментам выхода ЭВМ на начапах некоторых пинейных участков программы. Эпюра 96 отображает сигналы на. синхронизируюшем входе триггера 25. Эпюра 97 соответствует сигналу на выходе 21 устройства.

Рассмотрим построение системы контропя ЭВМ.

Любую программу; записанную в машинных кодах в память ЭВМ, можно прецставить в виде набора пинейных уча< тков, связанных между собой командами т переходов. Команца перехода явпяется завершающей командой линейного участка, если он не поспедний пййейный участок программы — в этом спучае пикейный участок может завершаться, например, командой Останов . Начапьной командой линейного участка может быть пибо команца, явпяюшаяся внешним входом программы, либо команца, на которую производится передача управпения одной иэ команд перехода; Еспи некоторый пикейный участок программы содержит нескопько начальных команд (т очек вхождения), то он може рассматриваться как.цепь из нескопьких пинейных участков, каждый иэ которых имеет одну начальную команду. В этом спучае конечной командой пюбого звена цепи, кроме посдеднего, явпяется команда, предшествующая начапь. ной команде спедуюшего звена.

Таким образом, пюбую программу мам но разбить на отдепьные пинейные участки, на которых поведение" ЭВМ строго детерминировано, в том смыспе, что при правильном прохождении" ЭВМ через данный пинейный участок программът на интерфейсных управпяюших пиниях донн но быть зарегистрировано строго определенное чиспо импупьсов, которое известно дпя каждого пикейного участка еше до начала работы ЭВМ по программе. Это утверждение остается справедпивым и тогда, когда процесс прохождения данного линейного участка временно приостанавпивается в связи с реакцией на внешние программно-независимые события (прерывания). В этих случаях, как обычно, испопьзуется стековый механизм запо минания и восстановпения необходимой информации. Совокупность ингерфейсиых управпяюших сигнапов, которыми сопровождается выполнение команд усповных переходов, не зависит от того, выпопнено пи проверяемое усповие ипи нет (Кпингман Э. Проектирование микропроцессорных систем. М., Мир, 1980, с. l 55 1 58) .

7 10.1 94

Бпок 7 преобразования адресов (фиг.5) содержит дешифратор 70, элементы ИЛИ 71 и 72, триггер 73 и элемент ИСКЛЮ-, ЧАЮШЕЕ ИЛИ 74. Адресные входы дешифратора 70 подкпючены к шине 10. Управ- пяющий вход 75 дешифратора 70,первый вход 76 эпеменга ИЛИ 71 и выход элемента ИЛИ 72 подключены к шине 12.

Выход 77 дешифратора 70 соединен с входом установки- триггера 73 с первым входом элемента ИЛИ 72. Выход 78 дешифратора 70 соединен с вторым вхоцом элемента ИЛИ 72 и с вторым вхоцом элемента ИЛИ 71. Выход. элемента ИЛИ

71 соединен с входом сброса триггера

73, нулевой выхрд которого соединен с первым входом 79 эпемента 74, второй вход 80 которого соединен с адресным входом старшего разряда цешифратора 70.

Выход 81 элемента 74, а также все ад- ® ресные входы дешифратора 70, за искпючением входа, соединенного с входом 80 эпемента 74, явдяются группой выходов

22 блока 7 преобразования адресов.

Блок 3 сопряжения (фиг. 6) содержит приемопередающие эпементы. Дпя передачи адреса с шины 17. на шину 10 ис-, попьзуются элементы .82 управпяюшие,вхоцы которых объединены и соединены с линией 83, входящей в состав шины 19 30 . В зависимости от значения сигнала на управляющем входе эпемента 82 он пибо закрыт (высокоомное состояние выхода),. либо транспирует сигнап с входа на выход.

Дпя двунаправпенной передачи данных з между шинами 11 и 18 используются попарно объединенные эпементы 82, управляющие входы которых соединены с пиниями 84 и 85, входящими в состав шины 19. В зависимости от значений сиг- ао капов на входах 84 и 85 выбирается то ипи иное направление передачи данных.

Дпя сопряжения шины 12 с шиной 19 используются эпементы разных типов: кабепьньте усипитепи 86 (без управпения), ls элементы 82, управление которыми производится по пиниям 87 и 88, а также асинхронные самоуправляемые двунаправленные приемопередающие элементы 89, выполненные на стандартных логических элементах (Mew EleHvon cS ",. 1979, 14 16, р. 52). Передача данных с шины

14 на шину 20 производится с помощью кабельных усипитепей 86.

На временной диаграмме работы устройства (фиг. 7). показаны эпюры 90-92.

SS изменения содержимого трех счетчиков

53. По оси у отпожены цесятичные чиспе накоппенные в счетчиках. Моменты вре451 1С нитепьной памяти, так как иэ основной памяти выбирается команда, а иэ допопнитепьной - новое содержимое счетчиков. Еспи при формировании массива вспомогательной информации окажется, что код команды точно совпал со служебной константой (новым содержимым счетчиков), то в данный линейный участок . может быть введена лишняя команда типа Нет операции, отработка которой сопровождается появпением пишних" имцупьсов на интерфейсных пиниях, что влечет за собой изменение служебной

1 константы. А пьтернативная возможность распознавания начальных команд пинейных участков обеспечивается, например, введением дополнительного бита в формат слава дополнительной памяти.

6 . Еспи к моменту проверки счетчиков их содержимое не равно нупю, то в процессор посыпается сигнал прерывания, препятствующий дапьнейшему выполнению рабочей программы и вызывающий переход на заранее заппанированный режим управпения объектом, подключенным к

ЭВМ. Таким образом, существенно умень— шается вероятность появпения аварийнь1х ситуаций, которые могут возникнуть в управпяемом объекте в резупьтате беспорядочного "блуждания ЭВМ по рабочей программе всцедствие сбоя ипи отказа.

Время между возникновением сбоя (отказа) и его обнаружением не превышает времени прохождения линейного участка максимапьной дпины и, поскопьку поспедний может быть искусственно разбит на достаточно короткие звенья,:

1может составпять, например, несколько микросекунд, Устройство работает следующим образом.

ЭВМ приводится в исходное состояние путем подачи логической единицы в пинию Общий сброс, входящую в состав шин 12 и 19. Сигнал на этой пинии формируется автоматически поспе вкпючения питания ипи,например, появляется в реэупьтате нажатия соответствующей кнопки на пульте управления.

Сигнап Общий c6poc" приводит в исходное состояние процессор 1, управпяющую часть памяти 5, 6 и 8 соответственно, а также запрещает выдачу сигнала прерывания иэ устройства 2 в процессор

1 по пинии 21 и настраивает бпок 7 таким образом, что адреса памяти 6 и памяти 8 не совпадают.

5 . При правильной работе ЭВМ выход на начало очередного пинейного участка сопровождается несовпадением информации, выбираемой иэ основной и допоп9 1010

Основную идею работы системы кон|, ропя ЭВМ можно выразить спедующим образом.

1 . После трансляции исходной проь граммы на язык машинных команд (ипи в процессе транспяции) рабочая программа анапиэируется с цепью выявпения всех линейных участков, Список адресов начальных команд линейных участков запоминается.

SO

2 . Дпя каждого линейного участка

"предоказывается число импульсов на тех ипи иных интерфейсных управляющих пиниях путем поспедоватепьного арифметического спожения некоторых констант, каждая из которых соответствует своей команде и зависит от конструктивных

Особенностей конкретной ЭВМ. В реэупьтате подсчета, например, определяется что при полном и безошибочном прохож- 20 денни пикейного участка А на интерфейо-: ны х управпяющих пиниях х 1 х и х 3 должно появиться соответствейно 50, 20 и 11 импульсов. Эта информация запоминается и в дапьнейшем испопьзуется 25 дпя контропя прохождения участка А при выходе на его начапо.

3 . Производится пуск рабочей программы. Правильность ее выполнения контропируется специапьными аппаратными щ средствами. Одновременно с выбором из основной памяти начальной коМанды некоторого линейного участка из допопнительной памяти иэпекается служебная информация, опредепяющая ожидаемое чиспо импульсов на интерфейсных пиниях управпения. Эта информация помещается в счетчики, содержимое которых в дапь нейшем уменьшается по мере отработки данного участка программы, т.е. по мере е передачи интерфейсными управпяющими пиниями импупьсных сигналов. К моменту перехода на начало нового линейного участка содержимое всех счетчиков проверяется íà равенство нулю и, еспи это условие выполнено, счетчики загружаются новой информаций, соответствующей новому линейному участку программы.

4 . Еспи выбираемая из основной IIaмяти команда не является начапьной ко$0 манцой пинейного участка, то из допопиитепьной памяти выбирается копия этой команды и проверяется на совпадение с командой из основной памяти.

Запрет выдачи сигнала прерывания про. изводится следующим образом.

Сигнап "Общий сброс поступает с шины 19 {фиг.,2) на вход эпемента ИЛИ

31, а .с его выхода - на вход сброса триггера 26. Нупевой сигнап с выхода триггера 26 запирает эпемент И-НЕ 35, в результате чего сигнап на выходе 21 этого элемента принимает единичное значение. Это остояние соответствует от- >о сутствию прерывания.

Настройка биока 7 на раздепение адресов памяти 6 и памяти 8 производится при поступлении сигнала Общий сброс" с шины 12 (фиг.5) по пинии 76 на вход !5 эпемента ИЛИ 71, а с его выходана вход сброса триггера 73. "Единичный сигнап с нупевого выхода атого триггера по линии 79 поступает,на первый вход апемента 74, который при этом можно 20 рассматривать как инвертор, включенный между пиниями 80 и 81. Таким образом, адресные коды, поступающие в дапьнейшем с шины 10, поступают на шину 22 . с инвертированием старшего разряда. Это25 . приводит к разделению адресов, как показано на спедующем примере.

Пусть число пиний адресных шин 17 и .10 равно 16. В атом спучае адресное пространство ЭВМ составляет 64К, где

К=1024. Пусть далее зоны собственных адресов памяти 6 и памяти 8 совпадают и лежат в пределах 000000-.

037777о (16К). Если процессор 1 об3$ ратится по любому адресу из укаэанного диапазона, то этот адрес с шины 17

{фиг . 1). передается через бпок 3 сопряжения на шину 10. С-этой шины адрес поступает в память 6 которая восприЭ

40 нимает его как свой" и производит операцию чтения ипн записи одной из ячеек. Одновременно с этим адрес,проходя с шины 10 через блок 7 на шину

22, искажается за счет инвертирования

45 старшего разряда и память 8 расценивает его как чужой", цежащий в диапазоне

100000-1377778 Поэтому обмен с памятью 8 не производится, Для обращения к памяти 8 процессор 1 формирует на шине 17 адрес, содержащий в- двух старших разрядах код 10 . При этом память 6 не производит операции обмена (адрес лежит в чужом" диапазоне), а память 8 расценивает его как "свой, так как в старших разрядах адресного кода на шине 22 содержится комбинация 00, определяющая зону 000000037777 .

11 1,01 9451 1 2

При работе ЭВМ возникает необходи,-4 мость совмещения адресных пространств, покрываемых бпоками 6 и 8 памяти. Для этого триггер 73 (фиг. 5) переключается по цепи 10-70-77 в противоположное состояние, в резупьтате чего элемент 74 передает старший разряд адреса на шину

22 .без искажения. В атом случае адреса памяти 6 и памяти 8 совпадают и опе- рации обмена выполняются в них синхронно. Память 6, как и память 8, мякет выпопняться в виде постоянного, попупостоянного ипи оперативного запоминающих устройств ипи их комбинации. Будем считать, что память 6 и память 8 соцарт жат как постоянную, так и оперативную части. Поспе окончания сигнале "Общий сброс" процессор автоматически ипи по инициативе оператора переходит к выпоп- нению одной из программ, записанных в постоянной части памяти 6. Такой программой может быть программа агруэчик, под управлением которой информация вводится в ЭВМ и размещается в оперативной части памяти 6; Процедура ввода определяется составом периферийных устройств, подключенных к ЭВМ, интер фейсом, системой команд и другими ха.— рактеристиками конкретной ЭВМ. Эта процедура осуществляется одним иэ .из вестных способов. Вводимые данные размещаются в памяти 5. Вводимая в. память 6 программа представпена в виде последовательности машинных кодов, т.е. ввод может сопровождаться вводом заранее подготовленного массива вспомогательной информации в дополнитепьную память 8 {адресные пространства, занимаемые блоками 6 и 8 памяти, на этапе ввода не совпадают). Еспи вспомогатель ная информация отсутствует, то она формируется самой ЭВМ при радоте специапьной программы выделения пинейных участков. Еспи вводимая в память 6 про грамма записана на языке, отпичном от языка машинных кодов, то оиа "перевс дится» на этот язык в резупьтате работы программы-транспятдра. Поспе этого для обеспечения самоконтропя ЭВМ также неоходимо сформировать в памяти 8 массив вспомогательной информации, дня чего испопьэуется программа выделения линейных участков.

Программа выдепения пинейных участ. ков выпопняется спедующим образом.

Во все ячейки (1 00000-1 37777 ) памяти 8 процессор 1 поспедоватепьно записывает копии кодов, расположенных в памяти 6. Последовательно анализируя

13 101 Й рабочую программу, записанную в памир

6 в машинных кодак, процессор 1 опре» депяет адрес начала A и адрес конца

A очередного (1-гс} пикейного участ.. ка рабочей программы и подсчитывает S импульсов A y) Пх " П и >

1 1, 1 которые формируются .на пиниях Х„, Х,.... Х шины 19 при непрерывной работе. ЭВМ íà 1-ом пинейном участке. " Пт Пхт -- их в память 8 по адресу, смещенному относительно адреса Д 1 на 32К. Компоненты этого кода П" (1,2,...., 1) загружаются в и счетчиков 53 (фнг. 3) при выходе ЭВМ .на начапо 1-го линей ного участка.

Таким образом, поспе окончания рабо-,, ты программы выделения,пинейных участков в памяти 8 формируется следующая информация: еспи адрес ячейки памяти равен .увеличенному на 32К адресу начала какого-пибо. линейного участка рабочей программы, то в этой ячейке хранится код для последующей загрузки счетчиков

53 прн выходе ЭВМ на начало этого участка; если адрес ячейки памяти не удовлетворяет укаэанному усповию, то в этой ячейке записана копия кода, распопоженного в соответствующей ячейке па-мяти 6. 30

В дальнейшем, при совмещении адреоных пространств, занимаемых блохами

6 и 8, программная и вспомогательная информация извлекается из этих блоков синхронно, поэтому признаком начала оче-З редного линейного участка рабочей про, граммы является появление несовпадаюшей информации на выходах блоков 6 и 8 при обращении.к ним.

После того как массив информации в

4 дополнительной памяти 8 сформирован, управление передается на начапо рабочей программы посредством выполнения следующей переходной программы (rm. 1 Р

1 . Совместить адресные пространст- <> ва, покрываемые блоками 6 и 8 . Эта команда представляет собой обычную комаиду пересыпки данных из .регистра процессора в память, Данные могут быть любыми, тах как они не используются, а в качестве адреса памяти указывается адрес, на который дешифратор 70 (фиг.5) реагирует выдачей сигнала на выход 77.

Сигнал стробирования дешифратора 70, поступающий по пинии 25 шины 12, является интерфейсным сигнапом подтверждения истинности адреса, установленного на шине 10, и вырабатывается процессором. Под действием сигнала с

451 14 выхода 77 дешифратора 70, во-первых, формируется ответный сигнал на выходе элемента ИЛИ 72 для оповещения процессора 1 о завершении операции записи . (процессор 1 по попучении этого сигнапа освобождает шины 16 и 9), и, во-вторых, триггер 73 переводится в состояние, при котором на входе 79 элемента 74 постоянно поддерживается сигнап погического нуля, в результате чего старший раэрядадреса с пинии 80 поступает на линию

81 беэ инвертирования. Начиная с этого момента времени, с точки зрения" процессора 1, адреса бпоков 6 и 8 памяти. совпадают и пежат в предепах 000000037777й, причем информация об ожидаемом числе импульсов на интерфейсных пиниях (бпок 8) точно подстыкована по адресам к соответствующим началь ным командам линейных участков рабочей программы (блок 6).

21 . Загрузить счетчики 53 с шины данных . Эта команда, так же как и f предыдущая, явпяется командой пересыпки по заданному адресу содержимого одного из регистров процессора, в котором предваритепьно подготовлен код дпя загрузки счетчиков, Этот код выбирается таким, чтобы к моменту выбора из памяти 6 команды 3+ содержимое счетчиков 53, работающик в режиме вычитания (подсчета сигналов на линиях шины 19), было равно кули. Адрес записи опознается" дешифратором 24 при стробировании по управляющему входу сигналом подтверждения истинности адреса, в резуль-. тате чего срабатывает формирователь 36 и информация с шины 18 записывается в счетчики 53. Ответный сигнал об окончании операции посыпается в процессор по цепи 30-38-1 9-1. Прием информации в счетчик производится и при наличии импульса на его счетном входе (т.е. безусловно), тах хак управление по К входам ц«триггера 61 бопее приоритетно, чем управление цо входу синхронизации С.

3 . Перевести триггер 26 в состояМ ю ние, разрешающее выдачу arríaïà прерывания на линию 21 . Эта команда помечена в памяти 8 как начальная, спедовательно выбор самой команды из памяти

6 по цепи 6-.11-3-18-1 сопровождается вьтбаром некоторой (не совпадающей с ней) информацией иэ памяти 8 по цепи

8-13-15-14-3-20-2 (фиг. 1). Информация иэ памяти 6 и памяти 8 при наличии соответствующих сигнапов сопровождения запоминается в регистрах 41 и 40. При

9451 16 редном линейном участке рабочей программы и т.д.

При поступлении сигнала внешнего прерывания по одной из линий шины 19 процессор 1 завершает выполнение текущей команды и приступает к выполнению стандартной процедуры перехода к прерывающей программе. Эта процедура обычно выполняется на микропрограммном уровне и предусматривает, в частности, упрятывание" s память (например в аппаратно реализованный стек) всей. информаиии, необходимой для последующего возобнов ления работы по программе с прерванного места. К этой информации, в частности, относится и содержимое счетчиков 53.

Счетчики 53 выполнены программно-доступными. Чтение из счетчиков. производятся при обращении по определенному адресу, который определяется дешифратором

24. Сигнал с его выхода поступает на вход 44 блока 23 и открывает перецающие элементы 5? (фиг.4), в результате чего информация с выходов 58 ячеек

56 поступаег на шину 18 н затем в процессор 1. Ответный сигнал завершения операции формируется по цепи: 30-381 9-1