Устройство для умножения @ -разрядных чисел

Устройство для умножения @ -разрядных чисел

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ п-РАЗРЯДНЫХ ЧИСЕЛ, содержащее регистры множимого и множителя, первый и . второй блоки элементов ИЛИ, блок элементов И, накапливающий сумматор, комбинационный сумматор, буферный регистр , причем выходы первого блока элементов ИЛИ соединены соответственно с разрядными входами с третьего по

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

; РЕСПУБЛИК

6 06 Р 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСНОМЪ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3350066/18-24 (22) 20.07.81 (46) 07.06.83. Sea. У 21 (72) Л.Г.Лопато и А.А.Шестак (71) Иинский радиотехнический институт (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

У 623204, кл.G 06 F 7/52, 1977.

2. Авторское свидетельство CCCP по заявке У 3321307/18-24, кл. 6 06 F 7/52, 23.07.81 (прототип). (54)(Я) УСТРОЙСТВО ДЛЯ УИНОЖЕНИЯ п=РАЗРЯДНЫХ ЧИСЕЛ, содержащее регистры множимого и множителя, первый и второй блоки элементов ИЛИ, блок эле. ментов И, накапливающий сумматор, комбинационный сумматор, буферный ре" гистр, причем. выходы первого блока элементов ИЛИ соединены соответствен" но с разрядными входами с третьего по (2n-2)-й накапливающего сумматора, выходы комбинационного сумматора со" единены соответственно с первыми входами элементов И блока, вторые входы которых объединены и соединены с ши-: ной синхронизации устройства, с входом разрешения записи буферного ре-. гистра и с улравляющим входом накап" ливающего сумматора, выходы элементов

И блока. соединены соответственно с разрядными входами буферного регистра а вход и выход переноса комбинационного сумматора являются соответственно управляющим входом устройства и выходом индикации окончания операции

° умножения, о т л и ч а ю щ е е с я тем, что, с целью повышения быстро„,Я0„„1022155 А действия, в него введены регистр утроенного множимого, n/2 дешифраторов и n/2 блоков коммутирующих узлов, в каждый из которых. входят (и+2 коммутирующих узлов, причем выходы каж.", дой пары разрядов регистра множителя соединены с первым и вторым входами соответствующего элемента ИЛИ -второго блока и первым и вторым входами соответствующего деаифратора, прямые выходы элементов ИЛИ второго блока соединены соответственно с третьими входами элементов И блока, инверсные выходы элементов ИЛИ второго блока соединены соответственно с входайи первой группы комбинационного сумма" тора, входы второй группы которого соединены соответственно с разрядными выход*ми буферного регистра, первые, вторые и третьи информационные входы коммутирующих узлов каждого блока соединены соответственно .с разрядными 8 выходами регистров множимого и утроен ного множимого, первые и вторые управляющие входы коммутирующих узлов каждого блока соединены соответствеи1 но с выходами девифраторов и элемен" фф тов И блока, выходы первого и второго ф .коммутирующих узлов первого блока . ф,вэ соединены соответственно с входами pj s первого и второго разрядов накапливаощего сумматора, выходы (n-1)-rci и и"го коммутирующих узлов и/2-ra блока соединены соответственно с входами (2п-1)-го и 2п-го разрядов накапливающего сумматора, выходы остальных коммутирующих узлов блоков соединены соответственно с входами элементов ИЛИ первого блока.

21Я

2 ными входами с третьего по (2n-2)-й накапливающего сумматора, выходы комбинационного сумматора соединены соот" ( ветственно с первыми входами элемен тов И блока, вторые входы которых объединены и соединены с шиной синхронизации устроиства, с вхоцом разрешения

ы (записи буферного регист а и с управ-!

О ляющим входом накаплива щего суммато1 ра, выходы элементов И блока соединены соответственно с разрядными входа" ми буферного регистра, а вход и выход переноса комбинационного сумматора являются соответственно управляющим 5 входом устройства и.выходом индикации окончания операции умножения, введены регистр утроенного мири иота, п/2 дешифраторов и и/2 блоков коммутирующих узлов, в каждый из которых входят

2ОIn+2) коммутирующих узлов, причем выходы каждой пары разрядов регистра множителя соединены с первым и вторым входами соответствующего элемента ИЛИ ! второго блока и первым и вторым входами соответствующего деш фратора, прямые выходы элементов ИЛИ второго блока соединены соответственно с третьими входами элементов И блока, инверс" нь|е выходы элементов ИЛ второго бло3О ха соединены соответственно с входами первой группы комбинационного сумматора, входы второй группы которого соединены соответственно с разрядными выходами буферного реги тра, первые

З5 вторые и третьи информа ионные входы коммутирующих узлов каждого блока соединены соответственно с разрядными выходами регистров множ 4мого и утроен102 ного множимого, первые

4О- равляющие входы коммути каждого блока соединены но с выходами дешифрато . ментов И блока, выходы рого коммутирующих узло

45 ка соединены соответств первого и второго разряд вающего сумматора, выход и n-to коммутирующих уз ка соединены соответств (2п-1)-го и 2п-го разря вторые упующих узлов соответственов и элеервого и втопервого блонно с входами

os накаплиы (n""1)-со ов n/2-ro блонно с входами ов накапливаю-!,, Поставленная цель достигается тем, что в устройство для умножения n"ðàçрядных чисел, содержащее регистры мнажимого и множителя, первый и второй блоки элементов ИЛИ, блок элементов И,>5 накапливающий сумматор, комбинационный сумматор и буферный регистр|,при чем выходы первого блока элементов ,ИЛИ соединены соответственно с разрядИзобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения асинхронного типа.

Известно устройство для умножения и-разрядных чисел, содержащее регистры множимого и множителя, накапливающий сумматор, матрицу элементов

И, первый и второй блоки элементов

ИЛИ, элементы И и задержки (1) .

К недостаткам указанного устройства относятся относительно низкое быстродействие и использование низкотехнологичных элементов задержки для высокоплотной интегральной технологии изготовления электронных схем.

Наиболее близким по технической .сущности к предлагаемому является устройство для умножения и-разрядных чисел, содержащее регистры множимого и множителя, первый и второй блоки элементов ИЛИ, блок элементов И, накапливающий сумматор, комбинационный сумматор и буферный регистр, причем выходы первого блока элементов ИЛИ соединены соответственно с разрядными . входами с третьего по (2п-2) -й накапливающего сумматора, выходы комбинационного сумматора соединены соответственно с первыми входами элементов И блока, вторые входы которых объединены и соединены с шиной синхронизации устройства, с входом разрешения записи буферного регистра и с управляющим входом накапливающего сумматора, выходы элементов И блока соединены соответственно с разрядными входами буферного регистра, вход и выход переноса комбинационного сумматора являются соответственно управляющим входом устройства и выходом индикации окончания операции умножения (2 ) .

Недостатком известного устройства является его относительно низкое быстродействие.

Цель изобретения - повышение быстродействия устройства. щего сумматора, выходы остальных коммутирующих узлов блоков; соединены соответственно с входами ривмвнтов ИЛИ первого блока.

Каждый коммутирующий, узел блока содержит первый, второй и третий элементы И и элемент ИЛИ, причем первые входы первого, второго и третьего эле ментов И являются соответственно пер-! !

3 1022 вым, вторым и третьим информационными входами коммутирующего узла, вторые и третьи входы первого, второго и третьего элементов И являются соответственно первым и вторым уйравляющими входами коммутирующего узла, а выходы первого, второго и третьего элементов

И соединены с входами элемента ИЛИ, выход которого является выходом ком" мутирующего узла. р10

На фиг.l представлена функциональ" ная схема устройства для умножения

n"pàçðÿäHûõ чисел для случая n=8; на фиг.2 функциональная схема коммутирующего узла.

Устройство содержит восьмиразрядный регистр 1 множимого, восьмираэрядный регистр 2 множителя, десятиразрядный регистр 3 утроенного множимого, шестнадцатиразрядный накапливающий сумматор 4, первый блок 5 ьд двенадцати элементов ИЛИ 6, дешифраторы 7„ - 7, второй блок из четырех элементов ИЛИ 81- 8,, комбинационный сумматор 9, блок из четырех элементов И 101- 10,1, четырехразрядный буферный регистр 11 -. 11,1, четыре блока 121- 12 из десяти коммутирующих узлов 13 каждый, управляющий вход 14, выход 15 индикации окончания операции умножения и шину 16 синхронизации, причем первые информационные входы первых восьми коммутирующих узлов 13 каждого из блоков 12 - 12А соединены .

1 с соответствующими разрядными выходами регистра 1 множимого, вторые информационные входы коммутирующих узлов 13 со второго по девятый каждого из блоков 12 - 12, соединены соответственно с разрядными выходами регистра 1 множимого, третьи информационные входы коммутирующих узлов 13 с первого по десятый каждого из блоков 12 -12,1.соединены соответственно с разрядными выходами регистра 3 утроенного множимого, первые управляющие входы коммутирующих узлов 13 в каждом из блоков 12. - t2 объединены и соединены с соответствующими выходами дешифраторов 7 -7А, вторые 50 управляющие входы коммутирующих узлов 13,в каждом иэ блоков 121-. 12 объединены и.соединены с соответствующими выходами элементов И 10 -10 блока, выходы первого и второго ком- Ы мутирующих узлов 13 блока 12 соединены соответственно с первым и вторым разрядными входами накапливающего

155 4 сумматора 4, выходы девятого и десятого коммутирующих узлов 13 блока 12 соединены соответственно с входами

15-го и 16-го разрядов накапливающего сумматора 4, остальные выходы коммутирующих узлов 13 блоков 12<-12 со- . единены с срответствующими входами элементов ИЛИ 6 первого блока 5, выходы которых соответственно соединены с входами 3 - 14-го разрядов накал. ливающего сумматора 4, выходы каждой пары разрядов регистра 2 множителя соединены с первым и вторым входами соответствующего элемента ИЛИ 81-8; второго блока и первым и вторым входа-ми соответствуЬщего дешифратора 7 -74, инверсные выходы элементов ИЛИ 81 -8А, второго блока соединены соответственно с входами первой группы комбина-. ционного сумматора 9, входы второй группы которого соединены соответственно с разрядными выходами буферного регистра 111- 11, а выходы комбинационного сумматора 9 соединены соответственно с первыми входамй элементов И 10, - 10А блока, вторые входы которых объединены и соединены с шиной 16 синхронизации устройства, с входом разрешения записи буферного регистра 11,1- 111 и управляющим входом накапливающего сумматора 4, тре.тьи входы элементов И 10 - 10 соединены соответственно с прямыми выхода. ми элементов ИЛИ 8 -8. . второго блока, а выходы элементов И 101- 104 соединены соответственно с разрядными входами буферного регистра 11„ -11, вход и выход переноса комбинационного сумматора 9 являются соответственно управляющим входом 14 устройства и выходом 15 индикации окончания операции умножения .

Узел 13 коммутации содержит элементы И 17 -19 и элемент ИЛИ 20, причем первые входы элементов И 17, 18 и 19 являются соответственно первым, вторым и третьим информационными входами узла 13 коммутации, вторые и третьи входы элементов И 17-19 являются соответственно первым и вторым управляющими входами узла 13 коммута" ции, а выходы элементов И 17-19 соединены с входами элемента ИЛИ 20, выход которого является выходом узла 13 коммутации.

Устройство работает следующим образом..

В исходном состоянии в регистрах

1 и 2 хранятся без знаков восьмираэ10221 рядные соответственно множимое и множитель, в регистре 3 - десятиразрядное утроенное множимое (оно может быть предварительно сформировано либо на сумматоре 4, либо с ис- 5 пользованием дополнительной комбина" ционной схемы), сумматор 4 и регистры 11 - 11 обнулены. Ilo значению пар разрядов регистра 2 множителя на выходах дешифраторов 7А - 7, формируются соответствующие управляющие потенциалы, которые действуют на протяжении всего времени умножения чисел, и настраивают блоки 12 - 124 коммутирующих узлов на передачу в накапли вающий сумматор ц через блок 5 элементов ИЛИ 6 одинарного, удвоенного или утроенного значения множимого, В каждом такте работы устройства про" изводится передача одинарного, уд- щ военного или утроенного значения мно" жимого в накапливающий сумматор 4 с выходов только одного блока 124 коммутирующих узлов, Выбор этого блока осуществляется с помощью управляющего 25 сигнала, который формируется на выходе элемента И 10„ в момент прихода сигнала на шину 16 синхронизации устройства. Подготовка и формирование этого управляющего сигнала производится одновременно с суммированием очередного частичного произведения в накапливающем сумматоре 4. На управляющий вход 14 устройства на протяжении всего времени умножения подается потенциал, соответствующий значению логической единицы, а наличие сигнала на выходе 15 устройства означает окончание умножения чисел. Более детально работу устройства рассмотрим „ на примере умножения множимого Х на множитель У=10001100. С учетом этого в исходном состоянии дешифратор 7, настраивает блок 12 на передачу в накапливающий сумматор 4 Утроенного .45 значения множимого 3Х, а дешифратор

7 настраивает блок 12 на передачу в накапливающий сумматор 4 удвоенного значения множимого 2Х, на выходах дешифраторов 121 и 12 управляющие по50 тенциалы не формируются, На инверсных выходах элементов ИЛИ 8 - . 84 сформирован код А=0101, который является первым и неизменяющимся слагаемым для сумматора 9. Вторым слагаемым для сумматора 9 служит код В, хранящиися

55 в регистре 11,1- ll . В исходном состоянии код B=0000, а в процессе умножения он изменяется от такта к такту ( (!

55 в ( таким образом, что к моменту окончания умножения он равен, инверсному значению кода А. Таким образом, в исходном состоянии на выходе сумматора 9 с учетом логической единицы, поступающей на управляющий ход 14 устройства, сформирован код 0=А+В+0001=

0101+0000+0001=0110.

В первом такте работы устройства ! при приходе первого синхроимпульса на вход 16 устройства на выходе элемента И 10 формируется управляющий сиг" нал, который осуществляет передачу соответствующим образом сдвинутого утроенного множимого с выходов блока

12 коммутирующих узлов 13 в накапли" вающий сумматор 4 и служит логической единицей на S-входе синхронного

RS-триггера 11 (запись информации в регистр 111 в 11, осуществляется по синхроимпульсам, поступающим на вход

16 устройства).Одновременнос суммированием внакапливающем сумматоре4 очередного частичного произведения в комбинационном сумматоре9 осуществляется суммирование кодов А=0101 и В=0010 сучетом логической единицы на входе 14 устройства, в результате на выходе комбинационного сумматора 9 формируется код суммы С=0101+0010+0001=1000.

На втором такте работы устройства на его вход 16 по истечении времени, равного времени суммирования 10-раз" рядных чисел в накапливающем сумматоре 4, поступает второй синхроимпульс. В результате этого на выходе элемента И 10 формируется управляющий сигнал, который осуществляет передачу соответствующим образом сдвинутого удвоенного множимого с выходов блока

12 коммутирующих узлов 13 в накапливающий сумматор 4 и служит логической единицей на S-входе RS-триггера

11g. Одновременно с суммированием чисел в накапливающем сумматоре 4 в ком. бинационном сумматоре 9 производится сложение кодов А 0101 и В =1010 с учетом логической единицы на входе 14 устройства, в результате на выходе 15 устройства формируется сигнал, овна" чающий окончание умножений. Таким образом, в рассмотренном случае умножение двух чисел выполнено за два такта, причем длительность такта определяется временем суммирования (и+2)-разрядных чисел в 211-разрядном накапливающем: сумматоре 4, так как суммирование чисел в комбинационном сумматоре 9

7 10221 может быть организовано более быстро ввиде его меньшей разрядности.

Итак, среднее время умножения двух и-разрядных чисел в предлагаеьюм устройстве составляет величину 5

Т.- п ° й,„, Сф 0 тогда как среднее spew умножения двух и-разрядных чисел -в известном to устройстве составляет величину

%р y ew ° где n - число разрядов перемножаемых чисел; с „- время суммирования двух иразрядных двоичных чисел.

Тогда выигрыш в быстродействии составит величину г Те9 и1см, Ъи 4 3

8 ер

Таю м образом, предлагаемое уст" ройство позволяет сократить время умнржения двух и разрядных двоичных чисел примерно в 1,3 раза.

1022!55

Т022155

Редактор Л.Филь

Фф) ) 4

«3 к

М .Ф

И с

Составитель В.Гусев

Техред А.Ац Корректор А.Тяско

Заказ 4045/41 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

I)3035, Иосква, N-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4