Буферное запоминающее устройство

Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

БУФЕРНСЖЗАПОМИНАКЩЕБ УСТРОЙСТВО, соцержашее информационный накопитель, первый вхоа которого поцключен к выходу первого регистра, первый вхоа первого регистра поаключев к выхоцу первого мультиплексора, первый вхоа которого 51вляется оаним аарес ным вхоаом устройства и подключен к первому вхоау второго регистра, второй вхоц которого подключен к выходу элемента ИЛИ, выход второго регистра подключен к второму входу первого муль типлексора и к первому входу адресного накопителя, второЛ вход которого .$10ляется другим адресным входом устройства и подключен к первому входу первого блока сравнения, выход адресного накопителя подключен к второму входу первого блока сравнения, выход которого подключен к первому входу третьего регистра и к BXCN дам второго элемента ИЛИ, а выход информационного нак(И1втеля подключен к первому входу четвертого регистра, второй вход которого является управлякяаю« . входом устройства, першлй шсод первого элемента ИЛИ является щрвым управляю.; щим входом устройспаа и подклкмен х ав формацвонному входу первого гратул. SUttl) 1022221 ЭС50 Q11C19/0 вторбй вход первого элемента ИЛИ является вторьп управляющим входом устройства и подключен к инфо{й«1ационному входу, второго триггера, третий вход первого элемента ИЛИ является третьим управляющим входом устройства, выход второго элемента ИЛИ подключен к информационному третьего триггера, тактовый вход которого slвл8eтcя четвертым управляю1аим входом устройства и подключен к тактсюым. вх(Х1ам первого, второго, третьего , четвертого, пятого, шестого, седьмого , восыиюго, девятого и десятого триггеров , к вторым входам первого, третьего и четвертого регистров и к третьему входу второго регистра, выход десятого триггера. является выходом устройства и подключен (Л к ттретьему входу четвертого регистра, отличающее с я тем, что, с целью псшышения быстродействия устройства , оно содержит второй блок сравнения 5 регистры, триггеры, элементы И, элементы ИЛИ, элементы НЕ и второй мульти .плексор, выход которого подключен к третьему входу информационного накопителя и к первому входу второго блока сравнения, 1юрвый и второй входы второго м мультиплексора подключены к выходам соответственно гаггого и шестого регист ров , первые входы которых подключены к выходу третьего регистра, третий вход третьего регистра подключен к выходу первого элемента И, первый и второй входы которого подключены соответственI во к выходу второго элемента ИЛИ и к шхооу оевятсяч) т|р«ггера, вход второго (Элемента Или соединен с вторым входом второго блока , первый вхоа второго алемента И подключен к третьему вэсоау 1шрвого мультиплексора, к выходу

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕО (ИХ

РЕСПУБЛИК (1% (11) Уд1 9 11 С 19/ОО.

ГОСУДАРСТВЕННЫЙ . КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

k ABTOPCkOMY CSNAETElhCTEV сравнения, выхоц ацресного накопителя под(21) 3364089/18-24 (22) 14.12.81 (46) 07,06.83. Бюл. М 21 (72) В. П. Качков, А. П. Кондратьев и С. В, Фирсов (53) 681.327.6(088.8) (56) 1. Патент США Ив 3588839, кл. G 11 С 19/00, -опублик. 1971.

2. Патент США % 3986171, кл, G 11 С 19/00, опубаик. 1976 (прототип). (54) (57) БУФЕРНОЕ ЗАПОМИНАЮШЕЕ

УСТРОЙС ПЗО, соцержашее информационный накопитель, первый ахоп которого подключен к выхоцу первого регистра, первый вход первого регистра под1слючен к выхоцу первого мультиплексора, пер» вый вхац которого является оцним ацрес ным вхоцом устройства и подключен к первому входу второго регистра, второй вхоц которого подключен к выхоцу первого элемента ИЛИ, выхоц второго регистра подключен к второму входу первого муль типлексора и к первому вхоцу адресного накопителя, второй вход которои"о.является другим адресным входом устройства и подключен к первому вхоцу первого блока ключиц к второму входу первого блока сравнения, samoa которого подключен к первому вхоцу третьего регистра и к входам второго элемента ИЛИ, а выхоц ин формационного накопителя пецключен к первому входу четвер ого регистра, вто рой ахоп которого является управляишим входом устройства, первый вход первого . элемента ИЛИ является первым управляв шим входом устройства и подключен и инты формационному входу первого триггера, вторбй вход первого элемента ИЛИ является вторым управляюшим входом устройства и подключен к информационному вхоцу, второго триггера, третий sxoa первого элемента ИЛИ является третьим управляю(цим вхоцом устройства, выход второго элемента ИЛИ подключен к информационному входу третьего триггера, тактовый вход которого является четвертым управ ляюшим-. входом устройства и подключен к тактовым входам первого, второго, третьего, четвертого, пятого, шестого, седьмо» го, восьмого, девятого и цесятого триггеров, к вторым вхоцам первого, третьего и четвертого регистров и к третьему входу второго регистра, выход десятого триггера.щ

Ф является выходом устройства и подключен к третьему входу четвертого регистра, о т л и ч а. ю ш е е с я тем, что, с целью повышения быстродействия устройи % ства, оно содержит второй блок сравнения, регистры, триггеры, элементы И, элемен ты ИЛИ, элементы НЕ и второй мульти плексор, выход которого подключен К третьему sxony информационного накопителя и к первому вхоцу второго блока сравнения, первый и второй вхоцы второго мультиплексора подключены к выхоцам соответственно пятого и шестого регистр ров, первые входы которых подключены к выходу третьего регистра, третий вход третьей о регистра поцключен к выходу первого элемента И, первый и второй снопы нотопото попппычоны состввтстнон» ) но к выхоцу второго элемента ИЛИ и к выходу девятого триггера, вход второго эМамента ИЛИ соединен с вторым входом второго блока сравнения, первый вхоц втьроге элемента И.подключен к третьему входу первого мультиплексора, к выходу

102 одиннаццатого триггера, к вторым входам пятого и шестого регистров, к информационному входу четвертого триггера и к вхоцу первого элемента НЕ, выхоц «оторого подключен к первому входу третьего элемента И, второй вхоц третьего элемен та И подключен к информационному входу седьмого триггера, выход первого тригге ра подключен к первому входу четвертого элемента И, второй вход которого подключен к первым вхоцам пятого и шестого элементов И, к информационному входу . шестого триггера и к выхоцу третьего триггера, выхоц второго триггера поцключен к вторым входам пятого, шестого элементов И и пятого триггера и к первому входу седьмого элемента И, второй вхоц которого поцключен к выходу второ

ro блока сравнения и к вхоцу второго элемента НБ, выхоц седьмого триггера подключен к третьему входу пятого регистра, к вхоцу третьего элемента HE и к информационному входу восьмого триггера, выход которого поцключен к второму вхоцу второго элемента И, выход четвертого триггера поцключен к третьему вхоцу пятого элемента И,.к первому вхоцу восьмого элемента И и к вхоцу чет вертого- элемента НЕ, выхоц которого подключен к третьему входу шестого элемента И и к третьему sxogy седьмого элемента И, четвертый вход которого поцключен к информационному входу шестого триггера, выхбд пятого триггера подключен к второму вхоцу восьмого элемента И, третий вхоц которого поцклю . чен к выхоцу шестого триггера, первые входы девятого и десятого элементов И подключены соответственно к выходу

2221 девятого триггера и к выходу первого элемента НЕ, вторые входы девятого и цесятого элементов И подключены соответственно к выхоцу третьего триггера и к информационному входу второго триггера, третий вход девятого элемента И поцключен к выхоцу оциннаццатого трипгера, выхоцы второго и третьего элемен-, тов И поцключены к вхоцам третьего элемента ИЛИ, выход которого поцключен к третьему вхоцу второго мультиплексора, выхоц четвертого элемента И подключен к первому входу четвертого элемента ИЛИ, второй и третий вхоцы которого подключены соответственно к выхоцу пятого элемента И и к выходу шестого элемента И, выхоц четвертого элемента ИЛИ поцключен к информационному вхоцу одиннадцатого триггера, тактовый вход которого поцключен к тактовому входу первого триггера, выход седьмого элемента И поцключен к первому вхоцу пятого элемента ИЛИ, второй вход которого подключен к выходу восьмого элемента И, выхоц пятого элемента ИЛИ поцключен к информационному вхоцу цесятого триггера, выхоц цевятого элемента И поцключен к первому вхоцу шестого элемента ИЛИ, второй вхоц которого поцключен к выходу цесятого элемента И, выход шестого элемента ИЛИ поцключен к третьему вхоцу первого регистра, выхоц третьего элемента НЕ поцключен к третьему входу шестого регистра, четвертые. вхоцы пятого и шестого регистров поцключены к тактовому входу восьмого триггера, выход второго элемента HE подключен к четвертому входу шестого элемента 4.

Изобретение относится к вычислительной технике и может быть использовано в электронной вычислительной машине.

Ввиду разрыва во временах работы процессора и оперативной памяти в вычис- 5 лительных машинах применяются различные технические решения, ускоряющие получение цанных из оперативной памяти.

Одним из наиболее эффективных решений является включение межцу оперативной 10 памятью и процессором буферной памяти.

Устройство буферной памяти соцержит накопитель буферной памяти, в котором хранится наиболее часто используемая процессором информация, матрицу ацресов, храняшую ацреса информации, расположенную в буферной памяти, и блок сравнения адресов.

Известно устройство буферной памяти, s котором с целью уменьшения оборудования блока сравнения накопитель буферной памяти и соответственно матрица

1022221 4 адресов разбиваются на строки и колонки. Ресов из матрицы адресов, сравнение их

Информация иэ зацанной колонки оператив . с за р адресом, формирование ной памяти может быть помещена в любую адреса ячейки накопителя буферной памястроку только соответствующей колонки . ти и считывание по этому ацресу данных буферной памяти. Причем в цанном уст- g иэ накопителя буферной памяти), иэвестройстве не макет быть начата обработка,кое.устройство может выдавать данные очередного запроса цо тех пор, пока не кажцый цикл процессора (если запросы к буцет заверпена обработка предыдущего устройству существуют постоянно) за запроса t. 1) . счет того, что оцновременно .со считываНедостаток данного устройства opsis 10 пнем цанных иэ накопителя буферной па нительно низкая пропускная способность мяти цля текущего запроса (требуется буферной памяти, один цикл процессора) производится

Наиболее:близким к,предлагаемому формирование ацреса накопителя буферной является устройство, которое состоит из - памяти цля следующего запроса процессонакопителя буферной памяти, первый вход 15 Ра (считывание aRpecos из матрицы ацрекоторого является первым вхоцом устрой сов и сравнение их с запрашиваемым ацства, второй вхоц соецинен с выхоцом Ресом и по результатам сравнения формипервого регистра, вхоц которого соецинен Рование полного адреса ячейки накопитес выхоаом мультиплексора, первый вхоц . ля буферной памяти), на что также требукоторого является вторын вхоцом устрой 20 ется один цикл процессора. Оцнако устрой. ства и соецинен с вхоцом второго регисг- ство характеризуется недостаточным быст ра, выхоц. которого соецинен с вторым.вхо Роцействием, так как в случаях, когда цом мультиплексоре и с.первым вхоцом запросы к памяти не выставляются s ках матрицы aRpecos, второй вхоц которой яв- RGM цикле, цля считывания цанных иэ бу ляется третьим вхоцом устройства и сое 25 ферной памяти требуется цва цикла процинен с. первым входом блока сравнения, .. цессора.

BblxoR матР ы &цР сов с ц"йен с вторым цель б ны - пов ение б Ро вхоцом блока сравнении, выхоцы которого.соецинены с вхоцами регистра строки и вхоцами пеРвого элемента ИЛИ, выход З0 буф пом„аюш уст йст соде котоРого соецинеи с вхоцом пеРвого трип- ф рм ионный н „о„„ль пе гера первой группы триггеров, выхо- ый R K poro подключен- «.выходу цы в"р и тр тыго триггеров кора Р р и р перый ц пер о Р гистра поцключен к s oRy первого муль управляющими вхоцами устройства, треся. оцним адресным входом устройства и и

Э нен с входом пеРвого трнггеРа н левым поцкл чен вхоцом второго э емента MIN втоpoй третий входы которого. являются соответ . ИЛИ выхоцу первого элемента, выхоц ственно первым и четвертым-управляющими . 40 второго регистра подключен к второму вховхоцами устройства а выход соецинен с . ц ми устройства >а выход соединен с . цу первого мультиплексора и к первому которого является другим ацресным вхогеров первой группы соединены с вхоцами адресного накопителя поцключен к вхоцу первого блока сравнения выход которого m a к рэ соединен с выходом тРиггеРа готоености г сФра и к в одам втор,>го емент ИЛИ, "и Р Ре 50 а выхоц информационного накопителя гистров соецинены с соответствующими подключен к первому вхоцу четвертого линиями вхоцной синхрониэируюшей шины „й кот > является устройства Г 21 . управляющим входом убтройства, первый .Несмотря на то, что временные пара вход первого елемецта ИЛИ является перметрш схемы позволяют считать цанные 55 вым уцравляюшим входом устройства и в лроцессор только через цва цикла подключен к информационному вхоцу иерпосле выставления запроса (цепочка дей- вого триггера, второй вход первого элествий: считывание, соответствующих ац- . мента ИЛИ является вторым управляющим информационному вхоцу восьмого триг гера, sbIxoa которого подключен к вточетвертого элемента НЕ, sbIxoa которого подключен к третьему вхоцу шестого элек выходу шестого триггера, первые входы цевятого и десятого элементов И поцключены соответственно к выхоцу цевятого триггера и к выхоцу первого элемента НЕ, вторые вхоцы девятого и десятого элементов И поцключены соответственно к выхоцу третьего триггера и к информационному заходу второго триггера, третий вхоц девятого элемента И поцключен к выхоцу оциннаццатого триггера, выхоцы второго и третьего элементов И поцключены к входам третьего элемента ИЛИ, выход которого поцключен к третьему вертого элемента И поцключен к .первому вхоцу четвертого элемента ИЛИ, второй четвертого элемента ИЛИ подключен к информационному вхоцу оциннапцатого шестого, элемента ИЛИ, второй вход которого поцключен к выходу десятого элемента И, выхоц шестого элемента ИЛИ поцключен х третьему sxoay первого регистра, выхоц третьего элемента НЕ поцНа фиг. 1 изображена блоксхема буферного запоминающего устройства;

S 1022221 6 входом устройства и подключен к инфор- стра, ко входу третьего элемента НЕ и к мационному входу второго триггера, третий вхоц первого элемента ИЛИ является третьим управляюшим входом уст- рому вхоцу второго элемента И, выход ройства, выход второго элемента ИЛИ 5 четвертого триггера подключен к третьепоцключен к первому входу третьего му вхоцу пятого элемента И, к первому триггера, тактовый вхоц которого являет- вхоцу восьмого элемента И и к входу ся четвертым управляющим вхоцом уст ройства и поцключен к тактовым входам первого, второго, третьего, четвертого, 10 мента И и к третьему входу сецьмого пятого, шестого, седьмого, восьмого, элемента И, четвертый sxoa которого девятого и цесятого триггеров, к вто- подключен к информационноМу входу шесрым входам первого, третьего и четве того триггера, sbmoa пятого триггера того регистров и к третьему вхоцу вто- поцключен к второму вхоцу восьмого эле. рого регистра, выход десятого триггера 15 мента И, третий вход которого подключен является выходом устройства и поцключен к третьему вхоцу четвертого регистра, цополнительно соцерхит второй блок сравнения, регистры, триггеры, элементы И, элементы ИЛИ, элементы HE u второй мультиплексор, выход которого подключен к третьему вхоцу информационного накопителя и к первому входу второго блока сравнения, первый и второй вхоцы второго мультиплексора подключены 5 к выходам соответственно пятого и шестого регистров, первые входы которых подключены к выхоцу третьего регистра, третий вхоц третьего регистра подключен входу второго мультиплексора, выход четк выхсцу первого элемента И, первый и 30 второй Bxogbl которого попключены соот» ветственно к выходу второго элемента ИЛИ и третий вхоцы которого поцключены сооти к выхоцу девятого триггера, вхоц второ- ветственно к выхоцу пятого элемента И го элемента ИЛИ соединен с вторым вхо- . и к выхоцу шестого элемента И, выход цомвторогоблокасравнения, первыйвход : 35 второго элемента И подключен к третьему входу первого мультиплексора, к выходу триггера, тактовый вхоц которого поцклюоциннадцатого триггера, к вторым вхоцам чен к .тактовому вхоцу первого триггера, пятого и шестого регистров к информа- выход седьмого элемента И поцключен к ! ционному вхоцу четвертого триггера и к 40 первому входу пустого элемента ИЛИ, втовхдду первого элемента НЕ, выход кото- Рой вход.котоРого подключен к выхопУ рого подключен к первому вхоцу третье- восьмого элемента И, выхоц пятого элего элемента И, второй вход третьего нта ИЛИ подключен к информационному элемента И поцключен к информационному входу десятого триггера, выход цевятого вхоцу сецьмого триггера, выхоц первого 45 элемента И подключен z пеРвомУ sxoay триггера подключен к первому входу четвертого элемента И, второй вход которого подключен к первым вхоцам пятого и шестого элементов И, к информационному входу шестого триггера и к выходу треключен к третьему вхоцу шестого регист-. тьего триггера, выхоц второго триггера ра, четвертью вхоцы пятого и шестого ре шестого емен в И и тог тригге а гистРов подключены к тактовомУ вхопУ и. к первому sxoay сецьмого элемента И,, второй вхоц которого подключен к выходу 55 та НЕ поцключен к четвертом вхоц шестого элемента И. второго блока сравнения и к вхоцу второго элемента НЕ, выход седьмого триггера подключен к третьему вхоцу пятого реги1022221

Сигнал на управляющем вхоце 48 эа поминается в триггере 13, à аа управляю шем входе 50 устройства - сначала в триггере 19, а затем в триггере 20. На- >> личие сигнала хотя бы на одном иэ управ ляюших входов 47-49 устройства фикси» руется в триггере 21. на фиг. 2 - временные диаграммы рабо» ты устройства.

Буферное запоминающее устройство состоит из информационного накопителя 1, регистра 2,мультиплексора 3, регист 5 ра 4, ацресного накопителя 5, блока 6 сравнения, второго блока 7 сравнения, регистра 8, мультиплексора 9, регистров 10-12, триггеров 13 23, элемен тов И 24-33, элементов ИЛИ 34.-39, элементов НЕ 40-43, информационного входа 44, адресных sxoaos 45 и 46, управляющих входов 47-51, управляющего выхода 52, тактовых sxoaos 53 8 бло ков, выходов 59-67 триггеров, выходы 68 триггера 23, выхода 69 блока 7, входа 70 регистра 8, входа 71 регист» .ра 4, входа 72 регистра 2 и вхоца 73 мультиплексора 9.

В информационном накопителе 1 может ® храниться (1пхи) блоков информации, а в адресном накопителе 5 - (И1юИ) ацре сов соответствующих блоков, гце й1- чис» ло колонок; и- число строк. Регистры 2 и 4 выполнены на авухтактных М5-тригге-> рах, имеют по Ьщ 1праэряцов и ацресуют колонку накопителя l и 5 соответственно. Регистр 8 имеет И paspaaos и ацре» сует строку накопителя 1 буферной памяти. Блок 6 сравнения состоит иэ И ЗО схем сравнения по 00) и paspaaos, rae

Я - число строк. оперативной памяти, и имеет И выходов. Блок 7 сравнения стро». ки прецставляет собой одну схему сравне ния на И разрицов. 35

Работа устройства иницируется при поступлении сигнала на входы 47, 48 или 49. Сигнал Hà входе 47 или 48 устройства озйачает, что производится об» 4О ращение процессора к памяти цля считывания или записи информации. Сигнал на управляющем вхоце 49 устройства: устанавливается при записи каналом информации в память. На sxoae 50 устрой45 ства устанавливается "1" в случае, если процессор обращается к пам11ти эа коман цой, а в случае обращения аа операнцом устанавливается "0 . Сигнал на управляю шем sxoae 47 запоминается сначала в триггере 14, а затем в триггере 17.

Всякий раз, когца на оцном из вхоцных. управляющих входов 47 49 устройства появляется 1", в регистр 4 заносится, ацрес колонки накопителя 5 адресов. Из адресуемой колонки накопителя 5 ацресов считывается 11 адресов, которые соответствуют информации, размещенной в у строках соответствующей колонки пако пителя 1. Затем в блоке 6 сравнения данные И адресов сравнивают с запрашиваемым ацресом, поступающим по входу 46 устройства.

Результат сравнения заносится в регистр 8 и выбирает одну иэ11 строк нако»пителя 1. В следующем цикле из накопи теля 1 считывается зайрашиваемый блок информации. В регистре 10 строки коман ды и регистре ll строки операнда хранятся адреса строки накопителя 1, к ко торой производилось последнее обращение за

: команцой и операндом. В зависимости от со; стояния триггера 23 (О" или "l") информа ..цня может считываться иэ накопителя 1 либо в том же цикле, в котором процессор выставляет запрос на чтение на управляющем входе 42 устройства, либо

s следующем цикле.

Ециничное значение триггера 23 режи ма означает, что в цанном цикле из накопителя 1 считывается (либо записывается) информация в соответствии с запросом процессора на чтение или запись, выстав ленном на 47 или 48 управляющих входах устройства в предыдущем цикле. Причем в начале данного цикла адрес колонки на» копителя 1 заносится иэ регистра 4 в ре гистр 2, а ацрес строки (результат сравне! ния) накопителя 1 as регистра 8 строки заносится в регистр 10 строки команды или . регистр 11 строки операнда в зависимо» сти от того, производится ли обращение эа команцой или операндом. Результат сравнения заносится в регистр 8 из бло

«а 6 сравнения в конце прецьшущего цикла е

Нупевое значение триггера 23 режима означает, что в предыдущем цикле не бьшо . обра1цения к устройству буферной памяти и что, если в данном цикле процессор

: shtcTsBRT запрос на чтение HB управляющем ssoae 47 . устройства, информация буцет. считана иэ накопителя l.в этом же цикле.

Причем адрес колонки накопителя 1 заносится в начале цикла с входа 45 устрой ства и регистры 2 и 4. В качестве вареса строки накопителя 1 будет использован адрес, по которому производилось прецы дущее обращение. Этот ацрес находится

1022221

Предположим, что в цикле, прецшест40 вувшем первому рассматриваемому, не было обращения процессора к устройству буферной памяти либо обращение было, но требуемых цанных не было в накопите ле 1, т.е. с выхоца блока 6 сравнения 45 на все входы элемента ИЛИ 36 поступили "0 . Тогда триггер 23 через элементы И 27, 28, 29 и ИЛИ 37 по импульсу, поступающему на тактовый вход 58,; будет установлен в "О, который, поступая ма вхоц управления мультиплексора 3, будет разрешать прохожцение через него, информации с входом 45 устройства.

Пусть в первом цикле на управляющем входе 47 устройства процессор выставит запрос иа чтение. Тогца по импульсу, поступающему на тактовый вхоц 54 ре гистров 4 и 2, в цанные регистры с

s регистре 10хранения номера строки команды или регистре 11 хранения номера строки операнда в зависимости от того, производится ли в данном случае обращение за команцрй {ситнал на управляющем вхо .5 де 50 устройства) или за операндом, Оцновременно со считыванием информа, ции из накопителя 1 в блоке 6 сравнения определяется истинный адрес строки и сравнивается в блоке 7 сравнения с адре- 0 сом строки, по которому в данный момент производится чтение. Если сравнение про изводится, то требуемая информация считывается в конце данного цикла, а триР» гер 22, указывающий на готовность дан- 15 ных (управляющий выхоц 52 устройства), сообщает об этом процессору. В противном случае требуемая процессору информация будет считана в следующем цикле. Рассмотренная выше ситуация становится воз-20 . можной благодаря тому, что команда и данные часто располагаются последователь. но, а информация хранится в буферной памяти блоками из нескольких послецовательно расположенных слов, и поэтому 25 после обращения к команде или операнду существует большая вероятность, что следующее обращение за команцой или операнцом будет производиться к этому же блоку, а следовательно, и к этой же стро-;З0 ке накопителя 1. И кроме того, когца следующее обращение произвоцится к цру». гому блоку в худшем случае с вероятна стью 1/и (и-, количество строк), оно бу-, дет производиться к этОй же стрОке накО 35 пителя 1.

Работа устройства буферной памяти поясняется временной диаграммой, представленной на Фиг. 2. выхода 45 устройства буцет занесен адрес колонки накопителя 5 и накопителя 1 (оцин и тот же ацрес для накопителей 5 и 1 ). и начнется считывание информации из накопителей 5 и 1.

Из адресного накопителя 5 считывается И адресов ацресуемой колонки; которые одновременно сравниваются в блоке 6 сравнения с ацресом строки оперативной памяти, который поступает по входу 46 устройства.

Пусть обращение, которое произвоциься в первом цикле, является обращением, за командой, т.е. на управляющем вхоце 50 устройства буцет высокий сигнал. Тогца логическая "1" с выхоца элементов НЕ 40, И 26, ИЛИ, 35, поступая на вхоц управления мультиплексора 9, разрешает прохождение через него на адресные входы строки накопителя 1 информации с выхода регистра 10, в котором хранится ацрес. строки накопителя 1, к которой производилось последнее обращение процессора за команцой. Таким образом, из накопителя 1 по адресу колонки, находящемуся в регистре 10, считывается слово, которое к концу первого цикла поступает на входы регистра 12.

По импульсу, поступающему на тактовый вхоц 56 триггеров 19, 21 и 14., цанные триггера устанавливаются в 1", а в триггер 16 (используется цля перезапоминания содержимого триггера 23) заносится "0" с выхоца 68 триггера 23.

Если в блоке 6 сравнения происхоцит сравнение одного иэ и ацресов накопитеas 5 с запрашиваемым ацресом строки оперативной памяти, то логическая "1 на одном иэ выходов блока 6 сравнения через элемент ИЛИ 36 по импульсу, по ступающему на тактовый sxoa 57 триггера 15, заносится в цанный триггер (со»держимое тригтера 15 указывает, произошло ли сравнение в блоке 6 сравнения).

Одновременно результаты сравнения из блоков сравнения по импульсу, поступаю шему на вход 57 регистра 8, заносятся в данный регистр, а в блоке 7 сравнения они сравниваются с содержимым регист ра 10, хранящим номер строки команды, по которому в настоящий момент, проиэво» цится считывание данных иэ накопите-. ля 1. Если сравнение s блоке 7 сравне ния строки проиэвоцится, что Означает, что данные считываются as нужной ячейки накопителя 1, то "1" с. выхода 69 блока 7 сравнения строки поступает на один иэ входов элемента И 30, на оо1022221

l2 тальные входы которого поступают логи ческие 1" с выхода 61 триггера 15, вы хода 60 триггера 14, выхода элемента HE 43, на вхоц которого поступа ет "О" с выхода 62 триггера 16. "1 5 с выхода элемента И 30 через элемент ИЛИ 38 заносится в триггер 22 готовности данных по импульсу, поступающему на тактовый. вход 58 цанного триггера. По этому же импульсу в трип» гер 23 заносится "О с выхоца элемента ИЛИ 37, на вхоцы которого поступают «О" с выходов элементов И 27-29.

1 на выходе триггера 22 готовности цанных, с оцной стороны, разрешает за 15 несение информации, считанной из накопи теля 1 в регистр 12, с цругой стороны, по управляющему выхоцу 52 устройства сообшает процессору о том, что информа ция считана из буферной памятй. 20

Таким образом, за один цикл информация из буферной памяти считывается в процессор. Прецположим, что во втором цикле процессор опять выставляет запрос на чтение команды. На управляющих 25 вхоцах 47 и 50 устройства будут присутствовать высокие сигналы. Аналогично, как и в первом цикле, произойцет занесение в регистры 2 и 4, начнется считывание из накопителей 5 и 1. 30

Пусть в блоке 6 сравнения оцин из ацресов адресуемой колонки накопителя 5 сравнивается с адресом, поступающим по входу 46 устройства. Аналогично, как и в первом цикле, триггеры 21, 19, 14 и 15 установятся s 1, а триггер 16, указывающий на режим задержанный, установится в О . Ho предположим, что требуемая процессору информация нахо цится не в той строке накопителя 1, из которой в текущий момент произвоцится считывание, а в цругой. Ацрес строки накопителя 1, иэ которой должно было происхоцить считывание информации с выхода блока 6 сравнения, заносится s д5 регистр 8 (по импульсу, поступающему на вхоц 57 цанного регистра), А на вы хоце 69 блока 7 сравнения строки вьща ется "О, который указывает на то, что в цанный момент из накопителя 1 считы вается ненужная информация (из той же колонки, но из цругой отроки). «О с выхода блока 7 сравнения строки поступает на один из входов элекмейтов И 30 и НЕ 41.

0 с выхоца элемента И 30 поступа- . ет на первый вход элемента ИЛИ 38, на второй вход которого поступает О с выхода элемента И 3l,так как на оцин иэ входов этого элемента поступает "О с выхода 62 триггера 16 режима, задер» жанный таким образом по импульсу, поступающему на тактовый вхоц триггера 22 готовности данных. Панный триггер уста» навливается в О", который по управляющему выхоцу 52 устройства сигнализирует процессору о том, что информация не была считана из буферной памяти. 1" с выхоца элемента НЕ 41 поступает на оцин из входов элемента И 29, На остальные вхоцы этого элемента поступают 1" с выхоца 61 триггера 15, выхода 60 триг гера 14 и выхода элемента НЕ 43, на вхоц которого поступает 0 с выхоца 62 триггера 16.- 1» с выхоца элемента .И 29 через элемент ИЛИ 37 по импульсу, поступающему на тактовый вход 58 триггера 23, заносится в этот триггер, что в данном случае указывает на то, что в следующем цикле из накопителя 1 будет считана информация, которая не была считана в цанном цикле (была считана, но не из заданной строки).

Предположим, что. в третьем цикле процессор выставляет запрос на чтение

oneранца. Логическая 1 - на управляющем входе 47 устройства, «О» = на управляю щем входе 50 устройства. И, кроме того, в устройстве буферной памяти цолжна быть закончена обработка запроса на чтение команды, которая не была закончена в прецьщушем цикле. По импульсу, поступающему с вхоца 51 синхронизации устройства.на тактовый вход 53 триггера 20, в данный триггер заносится «1» с. выхода 65 триггера 19. По этому же импульсу информация с выхода регистра 8 заносится в регистр 10 (высокие сигналы на обоих управляющих выхоцах регистра 10 с выхоца 65 триггера 19 и выхоца 68 триггера 23 режима). "1 с выхоца 56 триггера 20 поступает на один иэ входов элемента И 25, на второй sxon которого поступает 1 c,süèoäa 68 триггера 23 режима, которая, также поступая на управляющий вход мультиплексора 3, разрешает прохождение через него информации с выхода второго регистра 4. 1 с выхода элемента И 25 через оцни иэ вхоцов эле- . мента ИЛИ 35 поступает на управляющий вход 73.мультиплексора 9 строки и тем самым разрешает прохожцение информации е выхода регистра 10 строки команцы на адресные вхоцы строки накопителя 1 буферной памяти. На вхоц 71 управления второго регистра 4 поступает»1" с вь 14

13" 10222 хода элемента 34 ИЛИ ("1» на первом управляюшем входе 47 устройства, который соединен с одним из входов элемен. та ИЛИ 34,На управляюший вхоц 72 регистра 2 поступает»1» с sbucona элемен- 5 та ИЛИ 39, так как на один из ее входов поступает 1" с выхода элемента И 32, на вход которого поступают «1" с выхо» да 67 триггера 21, выхоца 61 триггера 15 и выхода 68 триггера 23 режима.

По импульсу, поступаюшему на тактовый вход 54 регистра 2 и регистра 4, информация с выхоца регистра 4 заносится в регистр 2, а в регистр 4 заносится информация, поступающая по входу 45 усъ- 15 .ройства (ацрес колонки накопителя 5 адресов для запроса за операндом). После этого из адресуемой колонки накопителя 5 адресов в блок 6 сравнения считывается и, адресов, для того чтобы устано- 20 вить, находится ли запрашиваемый операнд в накопителе 1.

Данные адреса сравниваются с адресом, поступаюшим по входу 46 устройства.< .

В это же время из нужной строки накопи- 5 теля 1 считывается команца, запрос на которую был получен устройством буферной памяти в начале второго цикла. По импульсу, поступаюшему с вхоца 51 синхронизации устройства на тактовый 30 вхоц 54 триггера 17, в него заносится "1" с выхода 60 триггера 13 (запрос на чтение, который был выставлен во втором цикле). По импульсу, поступаюшему на тактовый вход триггера 18, в данный триггер заносится 1 с выхо ца 61 триггера 15 (результат сравне ния в блоке 6 сравнения, полученный во втором цикле). По импульсу, поступаюшему на тактовый вход 56 триггера 19, 40 в него заносится»0 с выхоца 50 ус ройства (запрос за операндом).

По этому же импульсу в триггер 21 заносится "1 с выхоца элемента ИЛИ 34, в триггер 16 (режим задержанный) заносится "1" с выхоца 68 триггера 23 режима, в триггер 14 (чтение) заносится»1" с входа 47 устройства. По импульсу, поступаюшему на вхоц 58 триггера 22 готовности данных в негр заносится "1" с выхода элемента ИЛИ 38, на один из входов,котoрoгo поступает 1 с выхода элемента И 31, на вхоцы кото рого поступают 1 с выхоца 64 тригге ра 18, выхоца 63 триггера 17, выхоца 62>5 триггера 16 (режим зацержаниый). 1 на aha

Предположим, что в блоке 6 сравнения один из ацресов накопителя 5 сравнивается с адресом, поступаюшим по входу 46 устройства, тогда 1» с выхоца элемента ИЛИ 36 заносится в триггер 15 (сравнение) по импульсу, поступающему на вход 57 цанного триггера. По этому же импульсу результаты сравнения с выходов блока 6 сравнения заносятся в регистр 8 строки. 1" с выхода 61 триггера 15 поступает.на один из входов элемента И 28, на остальные вхоцы которого поступают "1" с выхоца 60 триггера 14, выхоца 62 триггера 16 (режим зацержанный). "1» с выхоца элемента И 28 через элемент ИЛИ 37 заносится в триггер 23 режима по импульсу, поступаюшему на вхоц 58 этого триггера, В данном-случае "1" на выходе 68 триг гера 23 режима указывает на то, что в слецуюшем цикле из накопителя 1 должен быть считан операнд, запрос на который был получен устройством в начале цанного цикла.

Пусть в четвертом цикле запрос к устройству буферной памяти не был выставлен, т.е. на первом .47, втором 48 и третьем 49 управляюших входах устройства стоят»0 ° По импульсу, поступаюшему на вхоц 53 триггера 20, в него заносится "0" с выхода 65 три, гера 19 (признак команды), а в регистр 11 заносится информация с выхода регистра 8. Йа оба управляюших вхоца регистра 11 поступают "1" с выхоца 68 триг гера 23 режима и выхода элемента НЕ 42, на вхоц которого поступает»0" с выхода 65 триггера 19. На один из вхоцов элемента И 25 поступает»0" с выхода 66 триггера.20 (признак команцы зацерканный), а на оцин из вхоцов эле мента И 26 поступает 0 с выхоца элемента НЕ. 40, на вход которого поступает»1» с выхоца 68 триггера 23. Вы.хоцы элементов И 25 и 26 соединены с входамй элемента ИЛИ 35, выхоц которого соединен с управляюшим вхоцом 73 мультиплексора 9, 0 на управляющем входе мультиплексоре 9. строки разрешает прохождение на ацресные вхоцы строки на копителя 1 информации с выхода регист.ра 2. На управляюший вход регистра 2 поступает 1 с выхоца элемента ИЛИ 39, 21

15 10222 так как на один иэ его вхоцов поступает 1" с выхода элемента И 32, на входы которого поступают 1" с выхода 67 триггера 21, выхоца 68 триггера 23 режима, выхода 61 триггера 15 (сравне- 5 ние).

По импульсу, поступающему íà axog 54 регистра 2, в него заносится адрес колонки накопителя 1 с выхода регистра 4.

После этого из накопителя 1 произвоци ь- <о ся считывание операнда. По импульсу, поступающему на вхоц 54 триггера 17 (чтение зацержанное), в него заносится 1» с выхоца 60 триггера 14. По импульсу, поступающему на вхоц 57 триггера 18 15 (сравнение задержанное), в него заносит ся "1" с выхода 61 триггера 15 (сравнение). По импульсу, прступаюшему на вхоц 56 триггеров 3.4 (чтение) и 13 (запись), в них,заносятся "0 "с перво 20

ro 47 и третьего 48 управляющих вхоцов устройства, а в триггер 16 заносятся 1 с выхоца 68 триггера 23. По импульсу, поступающему на вход 58 триггера 22 готовности данных, в него заносится "1" 25 с выхоца элемента ИЛИ 38.

На оцнн из вхоцов элемента ИЛИ 38 поступает "1 с выхоца элемента И 31, на вхоцы которого поступают "1" с вы-, хоца 64 триггера 18 (сравнение запер жанное), выхоца 63 триггера 17 (чтение задержанное) ° выхода 62 тригге ра 16 (режим зацержанный). "1 на выхо» це триггера 22 готовности цанных, пос тупая на управляющий вхоц третьего регистра 12, разрешает прием в него считанного операнца и, в то же время поо тупая на управляющий вхоц 52 устрой ства, сообшает процессору, что требуемый операнц считан иэ устройства бу.ферной памяти. "О" с выхоце 59 трит гера 14 (чтение) поступает на оцин иэ

sxoaos элементов И 27-29, выхоцы которых соединены с входом элемента ИЛИ 37.

По импульсу, - поступающему на вхоц 58 триггера 23, в него заносится "0" с выхода элемента ИЛИ 37. Это означает, что устройство буферной памяти готово к .тому, чтобы обработать запро