Устройство для контроля оперативной памяти

Устройство для контроля оперативной памяти

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦ)ИАЛИСТИЧЕСНИХ

РЕСОУБЛИИ

Зар а 11 С 29 00 б

f Ф g, р

1 ° (ОПИСАНИЕ ИЗОБРЕТЕНИЙ,;. - (21) 34:13771/.18-24, (22) 29. ОЗ. 82

)щи

©

: l©

i ф©, 473

ЩС3фАРС ЯЕНМЫЙ КОМИТЕТ СССР

ГЮ ДЕЛАМ- ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (46) 07.06.83. Бюл. М 21 (72). О.В. Летнев, Ю.С. Шакарьянц, Е.Н. Лебедева .и В.А ° Резван (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР

9 547837, кл. 6 11 С 29/00, 19 71.

2. Авторское свидетельство СССР по .заявка Р -2988371/18-24, кл. 6 11. С 29/00, 1981 (прототип).. (54) (57) 1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

:ОШРАТИВНОЙ HANHTH, содержащее блок управления, регистр числа, элемент

-ЗАПРЕТ, два триггера, формирователь импульсов, основные и дополннтельwe коммутаторы, полусумматор и три счетчика, причем выходы первого счет чика, регистра числа и первый выход . бЛока управления являются выходами устройства, второй выход блока управ ления соедйнен с первьм входом формирователя импульсов, выход которого подключен к управляющему входу элемента ЗАПРЕТ, выход котОрого соединеи с входом первого счетчика, выход последнего разряда которого соединен с входом первого триггера, выход которого подключен к второму входу формирователя импульсов и входу полу ,сумматора, другой вход которого сое-динен с выходом последнего разряда третьего счетчика, третий выход блока управления соединен с третьим входом формирователя импульсов, входом третьего счетчика, информацнонным входом элемента ЗАПРЕТ н счетным входом второго триггера, прямой н инверсный выходы которого соединены соответственно с первыми н вторыми информационными входами основных коммутаторов, третьи информационные входы которых соединены с выходом полусумматора и входом второго счет„„SU„„1022225 А чика, выходы второго и третьего счетчиков соединены соответственно с управляющими и. информационными . входами. дополнительных коммутаторов, выходы которых подключены к четвертым информационным входам- основйых коммутаторов, первый и второй управ-. ляющие входы каторых соединены соответственно-с четвертым и пятым.выходами блока управления, один из вы» ходов первого счетчика соединен. с третьими управляющими входами основных коммутаторов, выходы которых сое дннены с входами регистра числа, о т л и ч а ю щ е е с я тем, что, с целью повыщения достоверности контроля, в. него введены блок анализа . Е адресного .кода, третий триггер и фор мнрователь импульса сброса, причем выходы первого счетчика соединены с информационными входами блока анализа адресного кода, выход которого соединен с пятыми информационными входами основных коммутаторов, выход первого триггера соединен с: входом третьего триггера, выход которого соединен с управляющим Входом блоха анализа адресного кода, выход первого триггера соединен с входом форми- рователя импульса сброса, выход которого подключен к. входу установки в единичное состояние второго тригге а, вход синхронизации регистра числа соединен с третьим выходом блока управления, вход которого соединен с выходом первого триггера.

2. устройство по п.1, о т л и ч а ю щ е е сятем,,что блом анализа адресного кода содержит деыифраторы, элементы ИЛИ и полусумматоры, причем выходы каждого дешифратора соединены с входами соответствующих

-элементов .ИЛИ, выходы которых подключены к первым входам соответствующих полусумматоров, .входы дещифраторов являются информационными

1022225

10

50 входами блока анализа адресного кода, выход первого и второй вход последнего полусумматоров являются соответственно выходом и управляющим

Изобретение относится к вычисли-, тельной технике, а именно к запоми:нающим устройствам.

Известно устройство для контроля оперативной памяти, сОдержащее блок управления, первый счетчик и регистр числа, подключенные к выхбдным шинам устройства, триггер, формирователь,, элемент И, второй счетчик, предназначенный для подсчета подциклов, третий счетчик, полусумматор, основные и дополнительные коммутаторы.

К устройству подключается контролируемый блок оперативной памяти (1 ).

Недостаток укаэанного устройства невысокая эффективность контроля.

Наиболее близким к предлагаемому является устройство для контроля блоков оперативной памяти, содержащее блок управления,,первый счетчик и регистр числа, подключенные к выход ным шинам устройства, первый триrrep, Формирователь импульсов, элемент

ЗАПРЕТ, второй и третий счетчики, второй -триггер, полусумматор, основ ные и дополнительные коммутаторы 32 ).

Недостатком известного устройства является невысокая достоверность конт роля, так как тесты типа "Дождь", "Адресный код" и "Шахматный код" не обеспечивают полной проверки оперативной памяти, В частности, недостаточно эффективно проверяются такие параметры дешифратора адреса, как отСутствие выборки и неоднозначность выборки.

Цель изобретения — повышение достоверности контроля за счет обеспечения возможности формирования устройством как тестов типа "Дождь", "Адресный код", "Шахматный код" так и теста "Четность (нечетность): адреса".

Поставленная цель достигается тем, что в устройство для контроля оперативной памяти, содержащее блок управления, регистр числа, элемент

ЗАПРЕТ, два триггера, Формирователь импульсов, основные и дополнительные коммутаторы, полусумма ор и три счетчика, причем выходы первого счет; чика, регистра числа и первый выход блока. управления являются выходами устройства, второй выход блока управления соединен с первым входом формирователя импульсов, выход которого входом блока анализа адресного кода, второй вход каждого полусумматора соединен с выходом последующего полусумма тоо а,. подключен к .управляющему входу элемента ЗАПРЕТ, выход которого соединен с входом первого счетчика, выход последнего разряда которого соединен с входом первого триггера, выход которого подключен к второму входу формирователя импульсов и входу по.лусумматора, другой вход которого соединен с выходом последнего разряда третьего счетчика, третий выход блока управления соединен с третьим входом формирователя импульсов, входом третьего счетчика, информацион» ным входом элемента ЗАПРЕТ и счЕтным входом второго триггера, прямой и инверсный выходы которого соединены соответственно с, первыми и вторыми информационными входами основных коммутаторов, третьи информационные входы которых соединены с выходом полусумматора и входом второго счетчика, выходы второго и третьего счет. чиков соединены соответственно с управляющими и информационными входами дополнительных коммутаторов, 25 выходы которых подключены к четвертым информационным входам основных коммутаторов, первый и второй управляющие входы которых соединены соответственно с четвертым и пятым выходами блока управления, один иэ выходов первого счетчика соединен с третьими управляющими входами основных коммутаторов, выходы которых соединены с входами регистра числа, дополнительно введены блок анализа адресного кода, третий триггер и формирователь импульса сброса, причем выходы первого счетчика соединены с информационными входами блока анализа адресного кода, выход которого соединен с.пятыми информационными входами основных коммутаторов, выход первого триггера соединен с входом третьего триггера, выход которого соединен с управляющим входом блока анализа адресного кода, выход первого триггера соединен с входом формирователя импульса сброса, выход которого подключен к входу установки в единичное состояние второго триггера, вход синхронизации регистра числа соединен с третьим выходом блока управления, вход которого соединен с выходом первого триггера.

Блок анализа адресного кода содержит дешифраторы, элементы ИЛИ и - олу1022225 сумматоры, причем выходы каждого дешифратора соединены с входами соответствующих элементов ИЛИ, выходы которых подключены к первым входам соответствующих полусумматоров, входы дешифраторов являются информационными входами блока анализа адресного кода, выход первого и второй вход последнего полусумматоров являются соответственно выходом и управляющим входом блока анализа адресного кода, второй вход каждого полусумматора соединен с выходом последующего полусумматора.

На фиг. 1 показана функциональная схема устройства для контроля 15 оперативной памяти; на фиг. 2 — схема блока управления; на фиг. 3 — функци.ональная схема блока анализа адресного кода; на фиг. 4 - коды адресов счетчика и функция четности. 20

Устройство содержит блок 1 управле. ния с первым выходом 2, регистр 3 чис ла, второй выход.4 блока управления, первый счетчик 5, первый триггер 6, формирователь 7 импульсов, второй триггер 8, элемент ЗАПРЕТ 9, основные коммутаторы 10, полусумматор 11, дополнительные коммутаторы 12, второй 13 и третий 14 счетчики, формирователь 15 импульса сброса,.(- + 1)-й 30 и выход 16 первого счетчика, соединенный с одними из управляющих входов основных коммутаторов, третий выход 17 блока 1 управления, являющийся выходом тактовых импульсов, четвертый З5

18 и пятый 19 выходы блока 1 управления, блок 20 анализа адресного кода, выход первого триггера, соединенный с первым входом 21 Ьлока 1 управления, блок 22 оперативной памяти, 40 триггер 23, задающий генератор 24.

Триггеры 25 и 26, служащие для устранения дребезга, дешифратор 27 кода " выбранного теста, информационный вход 28 и выход 29 блока анализа 45 адресного кода, элементы И 30-31, . элемент ИЛИ 32, элемент. И 33, дешифраторы 34, элементы ИЛИ 35, полусумматоры 36.

Первый счетчик 5 имеет разрядность

n=1og> А., где А - количество адресов. Он обеспечивает формирование кодов адресов. Формирователь 7 обеспечивает выделение по заднему фронту сигнала импульса длительностью в один период тактовых импульсов. Фор мирователь 15 импульса сброса обеспечивает формирование по заднему фронту сигнал короткого (сбросового) импульса. В качестве его может быть использован, например, элемент 134 ЖЛ1. 60

Второй счетчик 13 предназначен для подсчета подцикла. Третий счетчик 14 обеспечивает формирование теста типа "Адресный -код". Его разрядность равна (и+1) . 65

Блок 20 анализа адресного кода содержит по числу тетрад .кода первого счетчика 5 дешифраторы 34, элементы

ИЛИ 35,полусумматоры 36 . Если разрядность кода первого счетчика содержит не целое число тетрат, то количество каждых вышеперечисленных элементов увеличивается до ближайшего большего. Для 12-разрядных адресных шин запоминающих устройств емкостью

4096 бит (565РУ1) это число равно трем. Таким же оно будет и для емкости памяти 1024 бит (10 адресных шин)

Входы дешифраторов ивляются информационными входами блока анализа адресногс кода, второй, третий, пятый, восьмой, девятый, двенадцатый, четырнадцатый и пятнадцатый выходы каждого дешифратора соединены с входами соответствующих элементов ИЛИ выходы которых подключены к первым входам соответствующих полусумматоров, выход первого и второй вход последнего полусумматоров являются соответственно выходом и управляющим входом блока анализа адресного када, второй вход каждого полусумматора соединен с выходом последующего полусумматора.

Устройство работает следующим

I образом.

Сигналы на управляющих выходах

18 и 19 блока 1 управления обусловливают выбор одного из.четырех применяемых в устройстве контрольных тестов: "Дождь", "Адресный код", "Шахматный код" и "Четность (нечетность), адреса" (соответственно коды 00, 01, 10, 11). Перед запуском устройства происходит обнуление всех элементов с памятью (цепи обнуления условно не показаны).

Рассмотрим работу устройства в режиме "Дождь". При этом источником информации, записываемой в регистр 3, является полусумматор 11. Генератор

24 начинает вырабатывать тактовую последовательность импульсов. При этом на входах полусумматора 11 код одинаковый, а на его выходе низкий уровень, соответствующий записи кода "0" по всем адресам. По окончании первого подцикла формирователем

7 импульсов выделяется -задний фронт сигнала е выхода триггера 6 и производится запрет (в элементе ЗАПРЕТ.9) продвижения одного импульса в счетчик 5. В .результате второй подцикл в счетчике 5 закончится на один такт (равный пЕрводу обращений) позже, чем в счетчике 14, и полусумматор 11 зафиксирует неравнозначносгь в конце второго подцикла. Поэтому во втором подцикле во всех адресах памяти, кроме последнего, будут записаны коды "0", а в последнем — код "1".

Таким образом, блок 22 оперативной памяти, заполненный в первом

1022225 подцикле всеми нулями, заполняется < в следующих подциклах единицами, т.е. происходит процесс "набегания" единиц, характерный для теста "Дождь

Когда пройдет A подциклов, коды на входах полусумматора будут инверс- 5 ными, и весь блок 22 оперативной памяти будет заполнен единицами. В следующие A подциклов точно так же, начиная с последующего адреса, код единиц сменится кодом нулей. Через . 10

2 А подциклов заканчивается полный период теста.

Рассмотрим работу устройства при формировании теста тица "Адресный код". В этом случае управляющие 35 . сигналы с блока 1 подключают к вхо-. дам регистра 3 числа выходы счетчика 14 (через коммутаторы 12 и 10).

РабОта коммутаторов 10 аналогична работе в режиме "Дождь" за .исключением того, что источником инфор-. мации является не олусумматор, а счетчик 14, причем счетчики 13 и 14 имеют расхождение по частоте, равное А/2. При этом Код числа, записываемый в блок 22, будет меняться ,с каждым адресом, и каждый следующий подцикл в адресном коде будет

Начинаться с разных кодовых комбинаций, чем обеспечивается динамическое смещение информации по под- . циклам.. Благодаря наличию коммутаторов 12, управляемых счетчиком 13, обеспечивается подключение к соответствующим разрядам регистра 3 числа различных разрядов счетчика 14 в 35 различных подциклах. Этим достига-,, ется выравнивание, динамики рабатМ различных разрядов.

Рассмотрим работу устройства и режиме формирования теста "Шахматный 4Q код". BJxoK 1 управления вырабатывает управляющие сигналы, которые подключают через .коммутаторы 10 к входам регистра 3 числа выходы второго триг» гера 8. В зависимости от сигнала на,ц выходе 1б счетчика 5, являющегося третьим управляющим сигналом для основных коммутаторов 10, будет подключен прямой или инверсный выход.

Блок 1 управления вырабатывает такта- ® вую последовательность импульсов, причем управляющий выход 4 блока 1 запрещает работу формирователя 7.

Этим обеспечивается непрерывное прохождение тактовой последовательности на вход первого счетчика 5. Во время первого такта обращения первого под цикла происходит запись кода "0" в первый адрес блока 2?. Затем на выходе триггера 8 появляются код "1", который записывается во второй адрес 60 формирователя 15. Далее s третий адрес блока 22 записывается код "О". Так продолжается до 2 -ro адреса. таким образом, первая строка блока 22 будет заполнена перемещающимися 65

"единицами" и "нулями" . После заполнения 2" адресов на выходе 1б счетчика 5 устанавливается уровень логической "1", разрешая тем самым прохождение в следующие 2" 2тактов обращения импульсов с инверсного выхода триггера 8 на входы регистра 3. Итак, в течение первого подцикла каждый канал блока 22 будет заполнен "Шахматным кодом", во время второго подцикла сигнал с выхода триггера б запрещает формирование блоком 1 управ- пения на выходе 2 импульсов записи, и происходит считывание. В конце второго подцикла короткий импульс с выхода формирователя 15 импульса сбро са перебрасывает триггер 8 в единичное состояние и во время третьего подцикла в блок 22 памяти запишется инверсный шахматный код. Во время четвертого подцикла произойдет считывание инверсного "Шахматного кода".

Вся проверка тестом "Шахматный код" занимает 4 подцикла.

Рассмотрим работу устройства в режиме "Четность (нечетность) адреса" В этом режиме работа происходит аналогично тесту "Шахматный код".

Запись прямого и инверсного кода происходит в первом и третьем подциклах соответственна. Считывание информации происходит во время второго и четвертого подцикла. Источником информации в этом режиме является блок анализа адресного кода, выход которого подключается коммутаторами. 10 по управляющим выходам

18 и 19 блока 1 управления к входам регистра числа. Функции блока анализа адресного кода заключаются .в выдаче "О". на выходе, если адресный код на выходе счетчика 5 содержит четное число единиц, и "1", если нечетное число единиц.

Из фиг. 4 видно, что функция четности является цикличной, причем каждый старший цикл включает в себя 1б младших циклов. Эти млад шие подциклы одинаковы, но могут быть как прямыми, так и инверсными, причем последовательность их чередования такая же, как и последовательность чередования единиц и нулей в самом младшем вложенном цикле, т,е, "О" (или прямая последовательность} для первого, четвертого, шестого, седьмого, десятого, одиннадцатога, тринадцатого и шестнадцатого кодов младшей тетрады (или любой;из последующих старших тетРМ) Й ",1." (или инверсная последовательность) для второго, третьего, пятого, восьмого, девятого, двенадцатого, четырнадцатого и пятнадцатого кодов младшей тетрады (или любой из последующих старших тетрад) °

1022225

Блок 20 анализа адресного кода работает следующим образом.

Первоначально на всех информационных входах устанавливаются "0", на:управляющем входе тоже устанавливается "0". При переборе счетчиком 5 кодов адресов в:самом младшем цикле на выходе блока 20 анализа адресного кода будет вырабатываться последовательность (фиг. 4) . Bo время 17-ro адреса на втором выходе дешифратора 34 второй тетрады установится сигнал "1", который через второй эле..1ент ИЛИ 35 поступит на первый вход. второго олусумматора

36, на втором входе которого попрежнему присутствует сигнал "0", в результате на его выходе появится сигнал "1", который,йоступая на второй" вход первого полусумматора Зб проинвертирует Во втором младшем цикле последовательность с выхода первого элемента ИЛИ 35. В третьем цикле на выходе будет опять инверсная 16-значная последовательность, в четвертом — прямая, в пятоминверсная, в шестом н седьмом— прямая, в восьмом и девятом †. инверсная и т;д. в соответствии с фиг; 4. Последовательность с 257-го по 51.2-й адрес будет представлять собой инверсную последовательность с 1-го по 256-й адрес и т.д. После полного цикла. записи и считываниясигнал на выходе третьего триггера изменится .с "0" на "1 и. устройстso будет работать в режиме "Нечет» ность адреса". длительность эТого кода такая же, как и кода "Шахмат, . ный код".

° /

Тест "Четность (нЕчетность) аДрЕ»

ca" по сравнению с предыдущиьж

tO тестами позволяет.более эффективно проверять такие неисправности дешиф раторов адреса запоминающих устройств, как отсутствие н неоднознач ность выборки.

15 Таким образом,. введение в-..устРЬЙ-. ство для контроля оперативной памяти блока анализа адресного кода, йреть» его счетного триггера и =схеьн выде ления заднего фронта позволяет существенно повысить доатоВерность контроля предлагаемого устройства за счет возможнос и проверки как: в ." режиме тестов "Дождь":, "Адресный код": и "Шахматный код", так н .в режиме теста "Четность"(йечетноСтЬХадреса" .: технико-экономическая эффектив ность предлагаемого устройства заключается в повьапении роизводительности труда за счет выявления неисправностей на ранних стадиях регули-

30 ровочных работ.

1022225

Моы афесоо

О! д !д !д f 0-tä /0fä !д!О !010!д )0_#_0 !0!0 дд1!дд! !дд! !дд1!дд1!Од! !001!дд!!д

0000 f f f дддд 11 f Îää Îf f !Оддд I f!0 ддпддддд ! ! f f дд даад дд1111! f f f 0

Оддддддддддддддд!1 ! f1 !1 f f f ю !1!д

Функций четности д! и f ад(!00)0 ! ддд 010r t 00 j S О!0Р!В

„! ит ин5ерсиая паследо0авеланосвь

P послеоооавеланосвь

Составитель О. Кулаксв

Редактор С. Квятковская Техред Т.Фанта Корректор A. Дзятко

Заказ 4055 /45 Тираж 594 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4