Устройство для контроля принимаемой информации

Устройство для контроля принимаемой информации

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВОДЛЯ КОНТРОЛЯ ПРИНИМАЕМОЙ ИНФОРМАЦИИ, содержащее п-байтный передающий регистр,п-байтный приемный регистр, 2п блоков свертки по модулю два, 2т дополнительных блоков свертки по модулю два, блок сравнения содержащий дв е группы сумматоро в по модулю два и элемент ИЛИ, прн1чем выхода п-.байтного. передающего регистра соединевдз с соответствующими входами п-байтного приемного регистра , выходы й байтного приемного регистра соединены с соответствующими входами п блоков свертки по модулю два первой групщд, выходы которых связаны с первыми входгьми соответствующих п сумматоров по могдулю два перЁой группы, выходы п-байтного передающего регистра подключены к соответствующим входам п блоков свертки по модулю два рой группы, выходы которых соединен с вторыми входами соответствующих п сумматоров по модулю два первой груйпы , выходы i-ro разряда всех байтов передающего регистра связаны с входами соответствующих m дополнительных блоков свертки по модулю два первой группы, выходы которых соединены с первыми входами соответствующих m сумматоров по модулю два второй группы, выходы j-го сазряда . всех байтов приет«1ного регистра соединены с входами соответствующих m дополнительных блоков свертки по два второй группы, выходы котрЕилх связаны с вторыми входами соответствующих го сумматоров по модулю два второй группы, выходы сумматоров по модулю два первой и второй групп подключены к соответствующим группам входов элемента ИЛИ, выход которого является выходом сигнала обнаружения ошибки, о т л ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет коррекции однократных Ошибок, блок сравнения ,сх дерэсит первый и второй элементы g ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент Не динамическим выходом, причем выходы п Л сумматоров по модулю два первой груп j пы соединены с соответствующими входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы ю сумматоров по модулю.. В два второй группы связаны с соот- ; ветствующими входгми второго элемента ИСКЛЮЧАКВДЕЕ ИЛИ, выходы пер- J вого и второго элементов ИСЮЮЧАКВДЕЕ пояклюЧены к соотве1 х;т1вуйвшм входам элемента И с динамическим KJiходом ,выход которого является выходом разрешения коррекции блока сравнения. 2. Устройство по п. 1, о.-т л ич а ю щ е е с я тем, что каждый байт приемногчэ регистра содержит m RSTтриггёров (где т - число разрядов :в байте) и m элементов и, причем ;выходы элементов И подключены к тактовым и синхронизирующим входам соответствующих триггеров, первые вход|а Всех элементов, и подключены к шине разрешения коррекции блока сравнения, входы всех элементов И Ооединенк.с выходом i-ro сумматора по модулю два первой группы, третьи входы всех элетлентов И связаны с выходомj -го сумматора по мо

3f5Q G 06 F lI 08

Ъ (\

К-" . г» О ЗЗР я

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

»»

:.ч гЕ»»»т .:««. " г.

»с.< " 1.: .». »»

»

»

1 ...,- Г» .,»

» t t

ГОСУДАРСТНЕННЬЙ НОМИ ГЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3350731/18-24 (22) 16 ° 10 81 (46) 15.06.83. Бюл 9 22 (72) Н.Д.Рябуха и С.В.Корженевский (53) 681.. 3 (088. 8) (56) 1. Принципы работы: системы

УВИ/370. Под ред. Л..И.Райкова.

И.г Мир p 1975, с .331.

2.. Авторское свидетельство СССР

Р 445045 кл. G 06.F ll/08 1972е

3. Авторское свидетельство СССР

9, 739538ã. кл, 6 06 Г 11/08г 1977, .(54)(57) 1 . УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ПРИНИМАЕМОЙ .ИНФОРМАЦИИ содержащее и-байтный передающий регистр,п-байт. ный приемный регистр, 2п блоков свертки по модулю два, 2ш дополнительных блоков свертки по модулю два, блок сравнения, содержащий две группы сумматоров по модулю два и элемент ИЛИ, приМем выходи п-.байтного, передающего регистра соединены с соответствующими входами и-байтного приемного регистра, выходы и-байтного приемного регистра соединены с соответствующими входами и блоков свертки по модулю два первой группы, выходы которых связаны с первыми входами соответствующих и сумматоров по мо-. дулю.два первой группы, выходы и-байтного передающего регистра подключены к соответствующим входам и блоков свертки .по модулю два второй группы, выходы которых соединены с вторыми входами соответствующих и сумматоров по модулю два первой груп пы, выходы i-ãî разряда всех байтов передающего регистра связайы с входами соответствующих ш дополнитель- -. ных блоков свертки по модулю два нер-. вой группы, выходы которых соедине-. ны с первыми входами соответствующих m сумматоров по модулю два второй группы, выходы j -го .разряда,SU„„1023333 А всех байтов приемного регистра соединены с входами соответствующих

m дополнительных блоков свертки по модулю два второй группы, выходы которых связаны с вторыми входами соответствующих m сумматоров по модулю два второй группы, выходы сумматоров но модулю два первой и второй групп подключены к соответствующим группам входов элемента

ИЛИ, выхОд которого является выходом сигнала обнаружения ошибки, о т л ич а ю щ е е с я темг что, с целью расширения функциональных возможностей устройства за счет коррекции однократных ошибок, блок сравнения ,содержит первый и второй элементы

:ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И с динамическим выходом, причем выходы и сумматоров по модулю два первой груп

;»»М соединены с соответстнтыииыи нто- С дами первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, выходи m сумматоров по модулю два второй группы связаны с соответствующими входами второго элемента ИСКЯПОЧАЮЩЕЕ ИЛИ, выходы пер. всго н второго элементов ИСКЛЮЧАЮЩЕЕ

:ИЛИ подклюЧены к соответствующим входам элемента И с динамическим выходом, выход которого является выходом

1Газрешения коррекции блока сравнения. . 2е Устройство по и. 1, о гт л ич а ю щ е е с я тем что каждый байт приемного регистра содержит m RSTтриггеров (где m — число разрядов в байте) и ш элементов И, причем выходы элементов И подключены к тактовым и синхронизирующим входам соответствующих триггеров, первые входи всех элементов И подключены к шине разрешения коррекции блока сравнения вторые входы всех элемен« тов И соединены,.с выходом i-ro сумматора по .модулю два первой группы, третьи входи всех элементов И свя-заны с выходом 3 -ro сумматора по мо1023333.дулю два второй rpynnaP (1=1,...ф; =1 ..-.,ю),R- и $-входы каждого триггера приемного регистра соединены

Изобретение относится к цифро» вой вычислительной технике и может быть использовано для контроля при.нимаемой.информации в электронновычислительных. машинах.

Известно устройство для контроля передачи информации в..универсальных вычислительных машинах Единой системы (ЕС ЭВМ), содержащее 2п блоков свертки по модулю два, выходы которых соединены с блоком сравнения, выход которого является выходом. устройства 1 .

Недостатками данного устройства являются отсутствие возможности коррекции однократных ошибок н обнаруже- 5 ния ошибок кратности 2 в байте.

Известно устройство. для обнару жения и локализации одиночных ошибок при передаче цифровой информации, содержащее приемный регистр инфор- 20 мации, подключенный линией связи к передающему регистру, выходы кото1 рого соединены с входами -первой схемы кодирования, к выходам кото--. рой череэ линию связи подключены вхо- 25 ды приемного регистра контрольных разрядов, и регистр ошибки, выходы которого через дешифратор слова ошибки соединены с входами приемного регистра инфбрмации, схе- 30 му сравнения, включенную между приемным регистром контрольных разрядов и регистром ошибки,.и вторую схему кодирования, включенную между .

1 приемным регистром информации и схемой сравнения (2).

Недостатками устройства являются . большой объем оборудования .и отсут-! ствие возможности исправления однократных ошибок.

Наиболее близким к изобретению является устройство для контроля принимаемой информации, содержащее и-байтный передающий регистр, и-байтный приемный регистр,2п блоков свертки по модулю два, 2m до- 45 полнительных блоков свертки по модулю два,. выходы"п- байтного передаю-... щего регистра соединены с соответствующими входами и-байтного приемного регистра, выходы и-байтного 50 приемного регистра соединены с соответствующими входами первых и блоicos свертки по модулю два, выходы п»байтного передающего регистра соеы с,соответствующими вхпами 55 соответственно с нулевым и единичным выходами соответствующего ему триггера передающего регистра. остальных и блоКов свертки по модулю два, выходы j- rî 1разряда всех байтов передающего регистра соедине; ны с входами )-ro из первых m дополнительных блоков свертки по модулю два, выходы 5-ro разряда всех байтов приемного регистра соединены с входами j-ro из остальных m дополнительных блоков свертки по мо дулю два, выходы всех блоков свертки по модулю два соединены с входами блока сравнения, выход которого является выходом устройства Р 3)

Однако известное устройство характеризуется невозможностью коррекции однократных ошибок. !

Целью изобретения является расширение функциональных возможностей эа счет коррекции однократных ошибок.

Поставленная цель достигается тем, что в устройстве для контроля прини- . маемой информации, содержащем и-байтный передающий регистр,п-байтный приемный регистр, 2п блоков. свертки по модулю два, 2m дополнительных блоков свертки по модулю два, блок сравнения, содержащий две группы сумматоров IIO модулю два и элемент ИЛИ, причем выходы и-байтного передающего регистра соединены с соответствующими входами и-байтного приемного регистра, выходы и-байтного приемного регистра соединены с соответствующими входами и блокбв свертки по модулю два первой группы, выходы которых связаны с первыми входами соответствующих и сумматоров по модулю два первой группы, выходы и-байтного передающего регистра подключены к соответствующим входам й-блоков свертки по модулю два второй группы, выходы которых соединенЫ со вторыми входами соответствующих и-суммато ров по модулю два первой группы,выходы 1-го разряда всех байтов передающего. регистра связаны с входами соответствующих m дополнительных блоков. свертки по модулю два первой группы, выходы которых соединены с первыми входами соответствующих m сумматоров по модулю два . второй группы, выходы )-го разряда ,всех байтов приемного регистра соединены с входами соответствующих щ дополнительных блоков свертки по модулю два второй группы, выходы которых. 1023333 связаны с вторыми входами соответ- свертки по модулю два 3 -З„выходы

4 -и1 ствующих щ сумматоров по модулю - . )-го разряда всех байтов передающего два второй группы, выходы сумматоров регистра 1 соединены с входами -ro по модулю два первой и второй групп из первых m дополнительных блоков подключены к соответствующим груп- свертки по модулю два 5 -5 выходы t IH< пам входов элемента ИЛИ, выход ко- -го разряда всех байтов приемиого торого является выходом сигнала об- регистра 2 соединены с входами $-ro наружения ошибки, блок сравнения со- ..из остальных m дополнительных блоков держит первый и второй элементы . свертки 6 -6>.

ИСКЛЮЧАЮЩЕЕ .ИЛИ и элемент И с динами-. . Блок 7 сравнения содержит две групческим выходом, причем выходы и 10 пы и и m сумматоров 8 и 9 pro модулю сумматоров по модулю два первой груп- . два, элемент ИЛИ 10, -первый 11 .и вто-, пы соединены с соответствующими вхо-.- рой 11 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, дами первого элемента ИСКЛЮЧАЮЩЕЕ . элемент И .12 с прямым динамическим

ИЛИ, выходы щ сумматоров по модулю : . выходом, выход i-ro блока свертки

:два второй группы связаны с соот-. " 15 по модулю два первой группы из и ветствующими входами второго элемен- блоков 4 -4н свертки по модулю два та. ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого соединен с первым входом i-го суми второго .элементов ИСКЛЮЧАЮЩЕЕ ИЛИ : матора 8 по модулю два первой групподключены к соответствующим вхо- . ны из п сумматоров по модулю два, дам элемента И с динамическим вухо- ур второй вход которого соединен с дом, выход которого является выхо- выходом i-го блока свертки по модудом разрешеиия коррекции блока срав-. лю два второй группы из ii блоков нения. 34 -Зи .свертки по модулю два (i=1 Кроме того, каждый байт приемно- 2,...,й) выход )-го блока свертки го регистра содержит m RST-тригге- - 5 по модулю два второй группы щ доров (где m — число разрядов s бай- полнительных 6„ -6д, блоков свертки те) и m элементов И, причем выхо- .,по-модулю два соединен с первым ды элементов И подключены к тактовым: входом )-го сумматора 9 по модулю и сннхроннзирующим входам соответ- ; два из .второй группы m сумматоров ствующих триггеров, первые входы всех 0 по модулю два, второй вход котороэлементов И подключены к шине раз- - го соединен с выходом у -го блока решения коррекции блока сравнения .свертки по модулю два первой групвторые входы .всех элементов И дое- пы, из m дополнительных блоков 5 -5 динены с выходом i-ro сумматора пе свертки по модулю два (j=1,2....,m), модулю два первой группы, третьи выходы и сумматоров 8 по модулю входы всех элементов И связаны с З два первой группы соединены с пер. выходом .7 »го сумматора по модулю вой группой входов элементов ИЛИ 10 . два второй группы (1=1 i 3=1 ° ° щ) и входами первого элемента ИСКЛЮЧАЮ R- и S-входы каждого триггера . ЦЕЕ ИЛИ 11, выходы суммуторов 9 приемного регистра соединены соот- : по модулю два соединены со второй . ветственно с нулевым и единичным 40;группой элемента ИЛИ 10 и входами выходами соответствующего ему триг- второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11,, гера передающего регистра. выходы первого 114 и второго 11 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединейы с

На фиг. 1 приведена структурная . входами элемента И 12 с прямымдинасхема устройства для контроля прини- $$ мическим выходом, выход 13 которого маемой информацииу на фиг. 2 — ;является шиной сигнала разрешения структурная. схема i-ro байта прием- : коррекции, выход 14 BJIeMeHTa ИЛИ 10 ного регистра; на фиг. 3 — вре- . является выходом устройства. менная диаграмма работы устройства. устройство для контроля принимае- . 0 . Приемный регистр 2 выполнен на мой информации содержит и-байтный RST-триггерах 15 и содержит в каждом передающий регистр 1, и-байтный прием- разряде дополнительный элемент И lб, ный регистр. 2, 2h блоков свертки по .,причем счетный вход и вход синхронимодулю два - 3 -3 и .4 -4и,2щ .зации каждого триггера регистра 2 дополнительных блоков свертки по мо- :соединены с выходом соответствующего дулю два †. 5 -5 и 6 -бш, блок 7 дополнительного элемента И 16, персравнения. Выходы и-байтного пере- вый вход всех дополнительных элемендающего регистра 1 соединены с соот- - тов И 16 соединен с шиной разрешения ветствующими входами и-байтного при- коррекции 13, выход i-ro сумматора 8 емного регистра 2, выходы n - áàéòíîãî по модулю два первой группы из и сум приемного регистра 2 соединены с - .60 маторов по модулю два блока 7 срав- соответствующими входами первых п нения соединен с вторым входом всех блоков свертки по модулю два 4 -4 „ дополнительных элементов И 16 Т-.го выходи и-байтного передающего ре- байта 17„ приемного регистра 2, выгистра 1 соединены с соответствую- !ход j-го сумматора 9 по модулю два шими входами остальных и блоков $5 второй группы из m сумматоров по моду1023333 лю два блока 7 сравнения соединен с третьим входом дополнительного .элемента И 16.1-ro разряда каждого байта приемного регистра 2 (1=,1,2,. °,, ng3 =1,2,...,m) .

Устройство рабстает следующим образом.

Информация иэ и-байтного переда. ющего регистра 1 передается í и-байт ный приемный регистр "2. С целью .!контроля передачи информации содер- 1О жимое каждого байта 17„ передающего регистра 1 сворачивается в соответствующем блоке свертки 3„ по модулю два, который формирует значение контрольного разряда а(. После при15 ема информации в регистр 2 содержимое каждого его байта 17„. сворачивается в соответствующем блоке свертки 4„ по модулю два, который. формирует значение контрольного разряда 2О

Ь„ (i=1,2,...,n).

Кроме того, одноименные f --е. разряды всех байтов передающего регист- . ра 1 сворачиваются блоком свертки

5> по модулю два, формирующем зна- 25 чение контрольного разряда с, а одноименные )-е разряды всех п байтов приемного регистра 2 сворачиваются блоком свертки 6 по модулю два, формирующем значение контрольного 30 разряда d (1 =1г 2...,m), Сформированные значения контроль ,ных разрядов а; Ь; поступают на входы i-го сумматора 8 по модулю два первой группы из и сумм торов по мо- 35 дулю два, а значения с й(— на входы

j-го сумматора 9 по модулю два второй группы из тп сумматоров по модулю два блока 7 сравнения. В блоке 7 сравнения с помощью сумматоров по модулю два производится попарное сравнение значений контрольных разрядов а и Ь;, с и и и формируются значения сигналов х„, 2>.по формулам х =а4Р b«z =c 9 d>, 45 где 9- символ операции сложения rio модулю два. !

При от<. утствии ошибок передачи информации значения контрольных 5() разрядов попарно совпадают,значения сигналов 3f„(1=1,2s ° ° ° гп)м 2;(3 =

1,2,...гщ) равны нулю, и на выходе 14 элемента ИЛИ 10 сигнал. ошибки отсутствует. 55

Если при передачи информации возникла ошибка четной кратности или любой нечетной кратности, то значения одной или. нескольких пар контрольных разрядов не совпадают, на выходе одного или нескольких сумматоров по.модулю два формируются единичные сигналы и на выходе 14 эле (мента ИЛИ 10, как и в прототипе, выра; батывается сигнал обнаружения ошиб- . ки.

Если же . воз ни кшая сшиб к а - однократная, то, кроме того, такая ошибка автоматически корректируется.

Действительно, пусть, например, возникла ошибка в фиксированном (-м

I разряде i-го байта. Тогда значения, контрольных разрядов а и b,ñ и d попарно не совпадают, на выходе i-ro из первых и сумматоров 8 по модулю два формируется сигнал x . l на выходе 1-го из остальных m сумматоров

9 по модулю два формируется сигнал

2 1.- Значения выходных сигналов остальных сумматоров по модулю два равны нулю. При этом на выходах первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ вырабатывается единичный сигнал. Элемент И 12 представляет собой обычный элемент И, к выходу ко торого подключена дифференцирующая цепь. Поэтому на динамическом выходе элемента И 12 (на выходе дифференцирующей цепи) фррмируется импульсный сигнал разрешения коррекции, который поступает на первый вход всех дополнительных элементов И 16 приемного регистра 2. Одновременно единичный сигнал-х„ поступает на второй вход всех дополнительных элементов И 16 байта 17„. приемного регистра 2, а единичный сигнал Z> - ва третий вход дополнительного элемента И 16 g -го разряда каждого байта приемного регистра 2. В результате на всех трех входах дополнительного элемента И

16 ) -ro разряда i-ro байта действуют единичные сигналы. Поэтому на его выходе формируется единичный импульсный сигнал именяющий сосг г тояние триггера j --ro разряда i-го байта приемного регистра 2 на про- . тивоположное. Таким образом, осущест вляется коррекция всех однократных ошибок, возникающих при передаче ин- формации из передающего регистра 1 в приемный регистр 2.

Ошибки кратности 2 и более не корректируются, так как при этом на выходе хотя бы одного элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ формируется нулевой сигнал и сигнал разрешения коррекции не вырабатывается.

1023333

1023333 в

Регистр

,г. Ъгная кантраяя (игная коррекции

Коррекция ашидки

Составитель И.СаФронова

РЕдактор М.Бандура Техред:A. Бабинец

Корректор Г. Огар

Заказ 4214/34 .Тираж.706 ...

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035 Москва, Ж-35g Раушская наб., д. 4/5

Подписное

ЮЬВ Ы филиал ППП Патент,, г. Ужгород, ул. Проектная, 4