Устройство управления виртуальной памятью
Патент 1023336
Авторы
Классы МПК
Устройство управления виртуальной памятью
Иллюстрации
Реферат
1. УСТРОЙСТВО УПРАВЛЕНИЯ ВИРТУАЛЬНОЙ ПАМЯТЬЮ, содержащее регистры логического и физического адреса , управлягощий регистр, регистр общего назначения, буферный регистр, элемент сравнения/ блоки сравнения, блок местного управления, причем вход.регистра логического адреса является входсяч логического адреса устройства, выход регистра логического адреса.соединен с первым входом эл&лента сравнения и с входом буферного регистра, выход которого соединен с вторым входом элемента сравнения, выход которого соединен-. . с первым входом блока местного управления , второй, третий и четвертый входа которого соединены с входом режима синхровходом.и с входом Слово состояния программы устройстЦ ва соответственно, выход блока сравнения соединен с пятым входом блока местного управления, выходы которого с первого до седьмой соединены соответственно . с управляквдим входом регистра логического адреса, управляющим входом буферного регистра, управлякнцим входом управляющего регистра, управляющим входом регистра физич;ес«г кого адреса, с выходом Прерываниа устройства, с первым управлягацим выходом устройства и с вторым управляющим выходом устройства, отличающееся тем, что, с целью повышения быстродействия, в него введены N блоков хранения страничной таблицы (N- положительное, целое число), генератор адреса блока хранения , блок формирования физического адреса, блок преобразования адреса, блок управления замещением, блок управления активностью, блок коррекции таблицы, регистр замещаемой страницы и регистр флажков, причем разрядные выходы регистра логического адреса и управляющего регистра соединены соответственно с первой и второй входными шинами блока преобразования адреса, выходная шина которого соединена с первыми входами блоков хранения страничной таблицы, блоков сравнения,,блока формирования Фиэичес :кого адреса и генератора адреса блоiка хранения, выход которого соединен S с Вторыми входами блоков хранения станичной таблицы и блока формирования физического адреса и с первым входом блока управления активностью , выход которого соединен с третьим входом каждого из блоков хранения страничной таблицы, первые выходы которых соединены с первой группой входов блока фору(ирования физичес; кого адреса, вторая группа входов ког торого соединена с выходами блоков сравнения, вьЕсоды блоков сравнения соединены с четвертыми входами соответствующих блоков хранения страричной таблицы, второй выход каждого из которых соединен с вторым входом соответствующего блока сравнения, третьи выходы блоков хранения страничной таблицы соединены с группой входов блока управления замещением, перВ1& выход которого соединен с шестым входом блока местного управления и с.пятЕлми входами каждого из блоков
СОЮЗ- СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
PECllVSËÈН
Я59 6 06 Г 13 06
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ходом устройства и с вторым управляющим выходом устройства, о т л и ч .а ю щ е е с я тем, что, с целью повьыения быстродействия, в него введены К блоков хранения-страничной таблицы (й- положительное, целое число), генератор адреса блока хранения, блок формирования физического адреса, блок преобразования адреса, блок .управления замещением, блох управления активностью, блок коррекции таблицы, регистр замещаемой страницы и регистр флажков, -причем разрядные выходы регистра логического адреса и управляющего регистра соединены соответственно с первой и второй входными шинами блока преобразования g адреса, выходная шина которого соединена .с первыми входами блоков хранения страничной таблицЫ, блоков сравнения,;блока Формирования Физичес
:кого адреса и генератора адреса бло;ка хранения, выход которого соединен Я с вторыми входами блоков хранения страничной таблицы и блока формирования физического адреса и с первым . входом блока управления активностью, выход которого соединен с третьим входом каждого из блоков хранения страничной таблицы, первые выходы которых соединены с первой груп пой входов блока формирования физичес, кого адреса, вторая группа входов которого соединена с выходами блоков сравнения, выходы блоков сравнения соединены с четвертыми входами соответствующих блоков хранения страничной таблицы, второй выход каждого из которых соединен с вторьм входом со". . ответствующего блока сравнения, третьи выходы блоков хранения страничной таблицы соединены с группой sxo- дов блока управления замещением, первый выход которого соединен с шестым входом блока местного управления и с.пятыми входами каждого из блоков
4 (21) 3210132/18-24 (22) 13.10. 80 (46 ) 15. 06. 83. Вюл.922 (72) Г.П. Лопато, В.Я. Пыхтин, В.Н. Заблоцкий и Б.В. Цесйн . (53) 681.325(088.8) (56) 1. Карцев M.A. Архитектура цифровых вычислительных машин, И., "Наука", 1978, с.158-160.
2. Королев Л.Н. Структуры 3BN и их математическое обеспечение, ?1., "Наука", 1974, с.108-110.
З.,Катцан Г. Вычислительные машины системы 370. ?1., "Иир", 1974, с.410-438 1прототип). (54)(57) 1. УСТРОЙСТВО УПРАВЛЕНИЯ
ВИРТУАЛЬНОЙ ПЛМЯТЫЭ, содержащее регистры логического и физического ад"
-реса, управляющий регистр,.регистр общего назначения, буферный регистр, элемент сравнения, блоки сравнения, блок. местного управления, причем вход регистра логического адреса является входом логического адреса устройства, выход регистра логического адреса, соединен с первым входом элемента сравнения и с входом буферного регистра, выход которого соединен с вторым входом элемента сравнения, выход которого соединен.. с первым входом блока местного управления, второй, третий и четвертый входы которого соединены с входом режима синхровходом.и с входом
"Слово состояния программы" устройст- . ва соответственно, выход блока срав нения соединен с пятым входом блока местного управления, выходы которого с первого по седьмой соединены соответственно., с управляющим входом регистра логического адреса, управлявщим входом буферного регистра, управляющим входом управляющего регистра, управляющим входом регистра физического адреса, с выходом "Прерывание ": устройства, с первым управляющим вы„SU„„1023 3 А
1023336 хранения страничной таблицы, шестой вход каждого из которых соединен с выходом блока коррекции таблицы, первый и второй входы которого соединены соответственно ° с выходом старших разрядов регистра общего назначения и с вторым выходом гблока управления замещением, второй и первый выходы которого соединены соответственно с первым входом регистра флажков и с третьим входом блока формирования физического адреса, четвертый вход которого соединен с входом "Слово состояния программы" устройства, первый и второй выходы блока формирования физического адреса соединены соответственно с входами регистра физического адреса и регистра замещаемой страницы, второй вход генератора адреса блока хранения соединен с выходом младших разрядов регистра общего назначения, вход "Код операции оперативной памяти" устройства соединен с седьмыми входами блоков страничной таблицы, выходы блока местного управления с восьмого . по двенадцатый соединены с управляющим входом регистра заменяемой страницы и вторым входом регистра флажков, управляющим, входом генератора адреса блока хранения, вторым входом блока управления активностью, восьмыми входами блоков хранения страничной таблицы, третьим вхо-. дом блока коррекции таблицы соответственно, выход регистра физического адреса соединен с адресным выходом устройства.
2, Устройство по п.1> о т л и ч а ю щ е е с я тем, что блок преобразования адреса содержит узел элементов И, вычитатель и элемент
ИЛИ-НЕ, входы которого подключены к входам разрядов соответствующей группы второй входной шины блока и к выходной шине блока, к которой подключЕн выход элемента ИЛИ-HE и выход узла элемента И, второй вход которого соединен с соответствующей группой разрядов второй входной шины, а первый вход — с выхо дом вычитателя, первый вход которого соединен с выходной шиной и с соответствующей группой разрядов ,:первой входной шины, остальные разрядн которой подключены к выходной шине блока, а второй вход вычитателя соединен с соответствующей группой разрядов второй входной .шины.
3. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок хра-: нения страничной таблицы содержит четырнадцать групп элементов памяти, пять регистров, два дешифратора, элемент сравнения, узел управления занесением, три коммутатора, девять элементов И, причем группы разрядов
1ЛГрвого входа блока соединены с со-.. .ответствующими. входами элементов памяти первой и второй групп, с пер,вым входом элемента сравнения.и с первым прямым входом первого элемента И, второй и третий прямые входы которого соединены с выходами элементов памяти пятой и шестой групп, выходы группы разрядов второго входа блока соединенй с входами соответст» вующих элементов памяти третьей,,тринадцатой и четырнадцатой групп, с первым и вторым входами первого коммутатора, с адресными входами элементов памяти всех групп и спервым и вторым входами узла управле" ния занесением, выход которого соединен с управляющими входами элементов памяти всех групп, адресные входы элементов памяти первых шести групп соединены с выходом первого коммутатора, третий и четвертый входы которого соединены с выходами элементов памяти тринадцатой и четырнадцатой групп соответственно, группы разрядов шестого входа блока соединены с третьим входом узла управления занесением и с входами элементов памяти пятой, шестой, одиннадцатой и двенадцатой групп, входы зле ментов памяти девятой и десятой групп соединены соответственно с вы- . ходами первого и второго дешифраторов, входы которых соединены соответственно с выходами первого и второго регистров, разрядные входы первого из которых соединены с вы° ходами элементов памяти седьмой, девятой и одиннадцатбй групп, а выходы элементов памяти восьмой, десятой и двенадцатой групп соединены с разрядными входами второго регистра, выходы элементов памяти первой, второй и третьей групп соединены с первым выходом блока, выходы элементов памяти третьей группы соединены с управляющими входами второго и третьего коммутаторов и с четвертым входом узла управления занесением, пятый, шестой, седьмой и восьмой входы которого соединены с седьмым входом блока, пятым и третьим входами блока и выходом третьего регистра соответственно, выходы элементов памяти первой группы соединены с второй группой входов элемента сравнения, выход которого, выходы элементов памяти второй и шестой групп и второго коммутатора соединены с вторым выходом блока, выходы элементов памяти девятой и десятой групп соединены с первым и вторым входами третьего коммутатора соответственно, выходы элементов памяти одиннадцатой и двенадцатой групп соединены соответственно с первым и вторым входами второго ком10233.36 мутатора, четвертый вход блока соединен с входом третьего регистра, выход которого соединен с первым прямым входом второго элемента И, выход которого соединен с входами элементов памяти седьмой и восьмой групп, первые и вторые инверсные входы третьего элемента И соединены соответственно с выходами первого .элемента И и элементов памяти шестой группы, первые, вторые, и третьи инверсные входы четвертого и пятого элементов
И соединены с выходами первого элемента И, элемента сравнения и второ- го коммутатора соответственно, первые „: вторые и третьи инверсные входы шестого, седьмого, восьмого и девятого элементов И соединены с выходами первого элемента И, элементов памяти пятой группы и второго коммута".. тора соответственно, четвертые инверс ные входы четвертого, шестого и восьмого элементов И и четвертые прявые
: входы пятого, седьмого и девятого элемейтов И соединены с выходами элементов памяти четвертой группы, пятые пря ые входы шестого и седьмого элементов И и пятые прямые входы восьмого и девятого элементов И соединены с выходами старшего и младшего разрядов третьего коммутатора. соответственно, выходы третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого элементов И соединены с входами четвертого и .пятого регистров> выходы которых соединены с третьим выходом блока, восьмой вход блока соединен с управляющими входами деиифраторов, регистров, узла управления аанесением, первого коммутатора, с входом четвертой группы элементов памяти и с вторым прямым входом второго элемента И.
4. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок срав. нения содержит элемент сравнения, два элемента И, причем первый вход элемента сравнения соединен с первым входом блока, второй вход элемента сравнения соединен с вторым входом блока, первые прямые входы первого и второго элементов И соединены с . выходом элемента сравнения, второй и третий прямые входы первого и второго элементов И соединены с вторым входом блока, четвертый инверсный вход первого элемента И и четвертый прямой вход второго элемента И соединены с вторым входом блока, выходы первого и второго элементов И являют.ся первым и вторым выходом блока.
5. Устройство по п.1, о т л ич а ю щ е е с я тем, что генератор адреса блока хранения содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифратор, коимутатор, причем входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с первым входом генератора, а первый и .второй входы коммутатора .соединены с вторым входом генератора
;и выходом элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соответственно, вход дешифратора соединен с вторым входом. генератора, управляющий вход коммутатора соединен с третьим входом генератора г выходы коммутатора, дешифратора, соответствующих разрядов второго входа генератора и выходы группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются выходом генератора. .6. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок управления активностью содержит группу элементов памяти, регистр, счетчик, группу элементов И, элемент
И, причем первый вход блока соединен с адресным входом элементов памяти группы, выход которых соединен с входом регистра, выход которого соединен с входом счетчика, выход которого соединен с входом элемента И и с первым входом элемен.тов И группы, выходы которых соединены с входами соответствующих элементов памяти группы, выход элемента
И является выходом блока управления активностью, второй вход блока соединен с управляющими входами элементов памяти группы и регистра, а также с вторыми"инверсными входами элементов И группы.
7. Устройство по п.1, о т л ич а ю щ е е с я. -тем, что блок управления замещением содержит группу элементов ИЛИ, дешифратор, группу коммутаторов, узел приоритета, два элемента ИЛИ, причем входы коммутаторов и входы элементов ИЛИ груп пы соединены с управляющим входом блока, выходы элементов ИЛИ группы соединены с входами дешифратора, первый выход которого соединен с управлжщими входами коммутаторов, вы- ходы. которых соединены с входами узла. приоритета, выходы которого соединены с входами первого и второго элементов ИЛИ соответственно, выход узла приоритета и выходы перaoro и второго элементов ИЛИ. соединены с первым выходом блока, второй выход дешифратора соединен с вторым выходом блока.
8. Устройство по п.1, о т л и-. ч а ю щ е е с я тем, что блок коррекции таблицы содержит четыре элемента И и элемент ИЛИ, причем первые входы первого, второго и третьего элементов H.ñoåäèíåíû с первым входом блока, первый вход четверто- ° го элемента И соединен с вторым входом блока, выходы первого и четвертого элементов И соединены с входами элемента ИЛИ, выход которого и выходы второго, третьего и четвер того элементов,И подключены к вы1023336 ходу блока, третий axe блока соеди- нен с вторыми входами первого, второго, третьего и четвертого эле-. ментов И.
9. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок формирования физического адреса содержит коммутаторы, формирователи элемент И, причем первый вход пер вого коммутатора соединен с первым входом блока, соответствующие разряды второго входа первого коммутатора соединены с первым и вторым .входами блока, выходом второго коммутатора и первого формирователя, вход которого соединен с второй груп. пой входов блока, управляющий вход второго коммутатора соединен с второй группой входов блока, входы второго коммутатора соединены: с первой группой входов блока, первый выход блока соединен с выходом первого коммутатора, управляющий вход которого соединен с четвертым входом блока, третий вход блока соединен с входом второго формирователя и с управляющим входом третьего коммутатора, входы которо о соединены с первой группой входов блока, второй выход блока соединен с выходами второго формирователя, с выходом элемента И, с выходом третьего коммутатора и вторым входом блока, первый инверсный и второй прямой входы элемента
И соединены с третьим входом блока,, соответственно.
Ф
1 . Устройство по п.1, о т л ич а ю щ е е с я тем, что блок местного управления содержит линию задержки, элементы И, ИЛИ, триггеры, причем первые прямые входы первого, второго, третьего, пятого, шестого, седьмого, восьмого и девятого эле-. ментов И, входы пЕрвого, второго и третьего элементов ИЛИ и первый вход первого триггера соединены с вторым входом блока местного управления, третьим входом которого являются вторые прямые входы первого, второго, пятого,.десятого, одиннадцатого, две-. надцатого, тринадцатого, четырнадца- . того и пятнадцатого элементов И, входы четвертого, пятого и шестого элементов ИЛИ и второй вход перэого триггера, выход которого соедйнен с вторым инверсным входом седьмого элемента И и с вторым прямым входом восьмого элемента И, выход первого элемента И соединен с первыми прямыми входами четвертого, двенадцатого, тринадцатого семнадцатого, восемнадцатого, девятнадцатого и двадцатого элементов И, выход седьмого зле мента И соединен с первыми прямыми входами двадцать первого, двадцать второго, двадцать третьего и двадцать четвертого элементов и, выход восьмого элемента И соединен с первыми прямыми входами одиннадцатого, шестнадцатого, двадцать пятого, двадцать шестого и двадцать седьмого элементов И, второй прямой вход десятого элемента И соединен с выходом первого элемента ИЛИ, первый прямой вход двадцать восьмого элемента И является первым входом блока местного управления, к четвертому входу которого подключены второй прямой вход первого элемента И и третий инверсный вход второго элемента И, выходы второго, семнадцатого и воаемнадца-; того элементов И соединены с входами седьмого элемента ИЛИ, вход линии задержки соединен с выходом восьмого элемента ИЛИ„ входы которого соединены с выходами второго и семнадцатого элементов И, к пятому входу блока местного управления подключены входы девятого и десятого элементов ИЛИ, выход девятого элемента ИЛИ соединен с четвертым прямым входом семнадцатого элементаии с первым входом второго триггера, выход которого соединен с третьим инверсным входом тринадцатого элемента И и с третьими прямыми .входами четвертого и пятого элементов И, выход которого соединен с первым входом четвертого триггера, выход которого соединен с вторым прямком входом двадцать восьмого элемента И, выход которого соединен с третьими.,инверсными вхо-. дами семнадцатого и девятнадцатого
1 элементов И и с третьим прямым вхо- . дом восемнадцатого элемента И, выход десятого элемента. ИЛИ соединен с первым входом третьего триггера, выход которого соединен с третьим прямым входом двенадцатого элемента И, выход четырнадцатого элемента
И соединен с вторыми входами второго и третьего триггеров и с вторыми. прямыми входами семнадцатого, девятнадцатого, двадцатого и двадцать первого элементов И, вторые прямые входы шестнадцатого и двадцать вто" рого элементов И соединены с выхо дом пятнадцатого элемента И, выход
I шестого элемента ИЛИ соединен с вто» ! рыми прямыми входами третьего, четвертого, шестого, девятого и двад цать седьмого элементов И, выходы двадцать третьего и двадцать -пятого элементов И соединены с входами одиннадцатого элемента ИЛИ, выходи двадцать четвертого и двадцать шестого элементов И соединены с входами двенадцатого элемента ИЛИ, выход второго элемента ИЛИ соединен с вторым . входом четвертого триггера, выход четвертого элемента ИЛИ соединен .с вторым прямым входом двадцать тре. тьего элемента И, выход пятого эле:мента ИЛИ соединен с вторыми прямы102333б ми входами двадцать четвертого, двадцать пятого и двадцать шестого элементов И, третьи пряьме входы двадцать пятого и двадцать шестого элементов И подключены к шестому входу блока, входы тринадцатого элемента ИЛИ соединены с выходами четвертого и девятого BJIQMBHToB И, выходы десятого элемента И, восьмого элемента ИЛИ, линии задержки, тринад; цатого элемента И, седьмого и третьего элементов ИЛИ и шестнадцатого элемента И соединены с.первым, вторым, четвертым, шестым, седьмым, девятым, двенадцатым выходами блока соответственно, выходы одиннаццатого и двенадцатого элементов И подключены к пятому выходу блока местного управления, выходы первого, третье-. го, четвертого, шестого, девятого; двенадцатого, двадцать первого, двадцать второго и двадцать седьмого элементов И и одиннадцатого и двенадцатого элементов ИЛИ подключены к восьмому выходу блока местного управления, выходы девятнадцатого эле,мента И и тринадцатогь элемента ИЛИ подключены к десятому выходу ,блока местного управления, выход восьмого элемента И подключен к одиннадцатому выходу блока.
11. Устроиство по п.3, о т л ич а ю щ е е с я тем, что узел управления занесением содержит элементы
И, ИЛИ, причем первый и второй входы первого элемента ИЛИ соединены с выходами первого и второго элементов И, первый и второй входы второго. элемента ИЛИ соединены с выходами первого и третьего элементов И, первый и второй входы третьего элемента ИЛИ соединены с выходами второго и третьего элементов И, первый, второй и третий входы четвертого элемента ИЛИ соединены с выходами первого, второго и четвертого элеменI
Изобретение относится к вычислительной технике, в частности к систе мам виртуальной памяти, и может быть использовано в вычислительных маши-, нах и системах с виртуальной памятью.
Известно устройство управления виртуальной памятью,.содержащее запоминающее устройство из дескрипторных регистров, в которые операционная система помещает соответствия между физическими и математическими тов И, первый, второй и третий входы пятого элемента ИЛИ соединены с выходами первого, третьего и пятого элементов И, первый, второй и третий входы шестого элемента ИЛИ соединены с выходами второго, третьего и шестого элементов И, первый и второй входы седьмого элемента ИЛИ соединены с выходами седьмого и восьмого элемента И, первый и второй. входы восьмого элемента ИЛИ соединены с выходами девятого и десятого элементов
И, первый вход узла соединен с пер-. выми прямыми входами первого, второго, восьмого и десятого элементов И второй вход узла соединен с вторыми инверсными входами первого и восьмого элементов И и с вторыми цряьычи входами второго и десятого элементов И, седьмой вход узла соединен с первым прямком входом третьего элемента И, пятый вход узла управления соединен с первым прямым входом четвертого элемента И, восьмой вход узла соединен с вторыми прямыми входами четвертого, пятого и шестого элементов И, четвертый вход узла соединен с первым инверсным входом пятого элемента И и с первым прямым входом шестого элемента. И, третий вход узла соединен с первыми прямыми входами седьмого и девятого элементов И, соответствующие разряды шестого входа узла соединены"с вторыми пряьыми входами седьмого и девятого элементов И соответственно, управляищий вход узла соединен с третьими прямыми входами первого, второго, .четвертого, пятого, mecтого, седьмого, восьмого, девятого и десятого элементов И, с вторым прямым=, входом третьего элемента И и с первым входом первого элемента ИЛИ, третьими входами седьмого и восьмого элементов ИЛИ, выходы элементов ИЛИ и первого и второго элементов И являются выходом узла..номерами страниц. При этом предполагается, что количество дескрипторных регистров равно максимально возможному для одной программы количест5 ву страниц. Иатематический номер стра» ницы в адресе представляет собой фактически номер дескрипторного регистра, который должен быть использован при формировании исполнительного адреЯ са. Информация, хранящаяся в дескрипторных регистрах, — это физические
:номера страниц,цля определения физи1023336 ческого адреса производится дешифри-. рование математического номера страни . цы. Выбирается соответствующий дес . крипторный регистр, содержимое которого определяет соответствующий физи" ческий адрес f1j.
Однако этот вариант характеризуется больщими затратами оборудования для реализации дескрипторных регистров. Поэтому такой вариант реализации аппаратуры преобразования 10 применим только в системах с очень малым количеством математических страниц.
Известно также устройство управления памятью, в котором аппаратура 15 преобразования адресов отличается тем, что каждый из дескрипторных регистров закреплен не за математическим номером страницы, а за определенной физической страницей. Информацию, которую . операционная система засылает в дескрипторные регистры, представляет собой математические адреса страниц: в дескрипторный регистр, соответствующий определенной физической стра- .25 нице, записывается математический номер, по которому программа будет обращаться к этой странице. Выходная информация из дескрипторных регистров поступает на входы схем совпадения. На другие входы схем совпадения поступает математический номер страницы. При обнаружении соответствия между математическим номером страницы и содержимым своего дескрипторного регистра схемой совпа-Р дения формируется сигнал совпадения.
Если сигнал совпадения не выдан ни одной из схем совпадения, то переадресация осуществляется с помощью таблиц переадресации 3 2 ). 40
Недостатками данного варианта являются большие затраты оборудования,. необходимого для реализации дескрипторных регистров и схем совпадения, а также необходимость таблиц пере- 45 адресации. В третьем варианте реализации аппаратуры преобразования каждый из дескрипторных регистров состоит из двух частей, где записываются математические номера страниц и соответствующие им физические номера. Выход разрядов каждого из дескрипторных регистров с математическим номером страницы соединен с первым входом соответствующей схемы совпадения, на второй вход каж, дой из которых поступает математический номер страницы. Нри совпадении математического номера страни-, цы в адресе обращения к памяти с математическим номером страницы, 60 записанным в дескрипторном регистре,. соответствующая схема совпадения вырабатывает сигнал совпадения. Этот сигнал управляет группой вентилей, соединенных с выходом той части 65 дескрипторного регистра, где находится физический номер страницы. Недос- татком этого решения является его низкая скорость работы, обусловленная тем, что при невозможности переадресации с помощью дескрипторных регистров, количество которых мало, по сравнению с объемом оперативной памяти вычислительной системы, переадресация осуществляется программными или микропрограммными средствами.
Кроме того, это устройство не решает задачи размещения страниц в oneративиой памяти.
Наиболее близким к изобретению является устройство для динамического преобразования адресов,. содержащее регистр логического адреса, управляющий регистр, регистр физического адреса, ассоциативные регистры, регистр общего назначения, причем соответствующие выходы регистра логического адреса соединены с входами ассоциативных регистров и регистра физического адреса соответственно, выходы соответствующих разрядов регистра логического адреса и управ- . ляющего регистра соединены с соответ» ствующими входами арифметического устройства процессора, выход которого соединен с входом регистра общего назначения, выход которого соединен. с соответствующими входами регистра физического адреса и ассоциативных регистров, соответствующие выходы устройства управления процессора соединены с управляющими входамИ управляющего регистра, регистра логического и физического адресов, ассоциативных регистров, регистра общего назначения ) 3).
Недостатками известного устройст« ва для динамического цреобразования адресов являются его низкая скорость работы обусловленная тем, что при невозможности переадресации с помощью ассоциативных регистров, количество которых мало по сравнению с объемом оперативной памяти вычислительной системы, переадресация осуществляется программными или микропрограммными средствами, ограниченные функциональные воэможности, заключающиеся в том, что это устройство не решает задачи размещения в оперативной памяти новой вводимой страницы, а также не определяет номера страницы в оперативной памяти, кото« рая возможно будет замешаться.
Цель изобретения — повышение быстродействия устройства.
Поставленная цель достигается тем, что в устройство управления виртуальной памятью, содержащее регистры логического и физического адреса, управляющий регистр, регистр общего назначения, буферный регистр, элемент сравнения, блоки сравнения, 1023336 и регистр флажков, причем вход регисты
30 рого соединен с третьим входом каждо го из блоков страничной таблицы, первые выходы каждого из которых соединены с первой группой входов блока формирования физического адреса, 40
60 ной таблицы содержит четырнадцать групп элементов памяти, пять регист
;pos, два деиифратора, элемент сравнения, узел управления занесением,, три коммутатора, девять элементов
И, причем соответствующие разряды первого входа блока соединены с входами первой и. второй группы элементов памяти с первые входом элемента сравнения и с первым пряьнм входом первого элемента И, второй и третий пряхине входы которого соединены с выходами пятой и шестой групп элементов памяти, соответствующие выходы группы разрядов второго входа блока соединены с входами третьей, тринадцатой и четырнадцатой
; групп элементов памяти, с первым и вторым входами первого коммутавходом блока формирования фиэмчеекого адреса, четвертый вход которого еое д блок местного управления, введены блоки хранения страничной таблицы, генератор адреса блока хранения, блок формирования физическбго адреса, блок преобразования адреса, блок управления замещением, блок управления активностью, блок коррекции таблицы, регистр замещаемой страницы ра логического адреса соединен с входом адреса устройства, выход ре» гистра логического адреса соединен с первыми входами блока преобразования адреса, элемента сравнения и с.входом буферного регистра, выход которого соединен с вторим входом элемента сравнения, выход которого сОединен с первым входом блока местного управления, другие пять входов которого соединены с управлякщим
-входом устройства, с синхровходом устройства, с входом "Слово состоя- . ния программы", с вйход ми блоков сравнения и с первым выходом блока управления замещением соответственно, выход управляющего регистра соединен со вторым входом блока преобразования адреса, выход которого соединен с первыми входами блоков хранения. страниЧной таблицы, блоков сравнения, блока формирования Физи-ческого .адреса и генератора адреса блока хранения, выход которого соединен со .вторыми входами блоков страничной таблицы и блока формирования физического адреса и с.входом блока управления активностью, выход котовторая группа входов которого соеди» иена с выходами каждого из блоков сравйения, которые соединены также с четвертыми входами соответствующих блокой хранейия страничной таблицы, второй выход каждого из которых соединен со вторым входом соответствуюЩЕГО блока сравнения, третьи выходы блоков хранения страничной таблицы соединены с первым входом блока управления замещением, первый выюод которого .соединен с шестым входом блока. местного управления и с пятими входамй каждого из блоков хранения страничной таблицы, шестой вход каждого из которых соединен с выходом блока коррекции таблицы, первый и второй входы которого соединены соответственно с выходом старших разрядов регистра общего назначения и с вторым выходом блока управления замещением, второй и первый выходы которого соединены соответственно с входом регистра флажков и с пятым динен с входом "Слово состояния программы", первый и второй выходы блока формирования физического адреса соединены соответственно с входами регистра Физического адреса и регистра замещаемой страницы, второй вход генератора адреса блока хранения соединен с выходом мпадших разрядов- регистра общего назначения, вход "Код операции оперативкой памяти" устройства соединен с седьмыми входами блоков страничной таблицы, выходы блока местного управления с восьмого по двенадцатый. соединены соответственно с управляющими входами регистров логического и физического адреса, управляюшего регистра, буферного рее гистра, блоков хранения страничной таблицы, генератора адреса блока хранения, блока управления активностью, блока коррекции таблицы, регистров замещаемой страницы и Флажков, с выходом "Прерывание", с первым управляющим выходом устройства и с вторым управляющим выходом устройства, адресный выход устройства со- . единен с выходом регистра физического адреса.
При этом блок преобразования адреса содержит вычитатель, группу элемен. тов И и элемент ИЛИ-НЕ, причем выходи соответствунзаих разрядов первого и второго входов блока соединены с входами уменьшаемого и вычитаемого вычитателя соответственно, выход знанового разряда вычитателя соединен с первым входом группы элементов.И, второй вход которой соединен с соответствующими разрядами второго входа блока, оставшиеся .ðàýðÿäè второго входа блока соединены с входами элемента ИЛИ-НЕ, выход которого и оставшиеся разряды второго входа блока,соответствующие разряды первого входа блока и выход группы элементов И являются выходом блока преобразования адреса.
Кроме того, блок хранения странич1023336 тора, с адресными входами всех групп элементов памяти и с первым и вторым . входами узла управления занесением, выход которого соединен с управляющими входами элементов памяти всех групп, дцресные входы элементов памя- 5 ти первых шести групп соединены с выходом первого коммутатора, третий и четвертый входы которого соединены с выходами тринадцатой и четырнадцатой групп элементов памяти соответственно, группы разрядов шестого входа блока соединены с третьим входом узла управления занесением и с входами элементов памяти пятой, шестой, одиннадцатой и двенадцатой групп15 входы девятой и десятой групп элементов памяти соединены соответственно с выходами первого и второго дешифраторов, входы которых соединены соответственно с выходами первого и вто- 20 рого регистров, вход первого из которых соединен с выходами элементов памяти седьмой, девятой и одиннадцатой групп а выходы восьмой, десятой и двенадцатой групп элементов памяти 25 соединены с входом второго регистра, выходы элементов памяти первой, второй и третьей групп соединены с первым выходом блока, выход третьей группы элементов йамяти соединен так-З0 же с управляющими входами второго и третьего коммутаторов и с четвертым входом узла управления занесением, пятый, шестой, седьмой, и восьмой входы которого соединены с седьмым входом блока, пятым и третьим входами блока и выходом третьего регистра соответственно,.выход первой групйы элементов памяти соединен с второй группой входов элемента сравнения, выход которого и выходы второй и шес-40 той групп элементов памяти и второго коммутатора соединены с вторым выходом блока, выходы девятой и десятой групп элементов памяти соединены с первым и вторым входами третьего 45 коммутатора соответственно, выходи одиннадцатой и двенадцатой групп элементов памяти соединены.-с первымн и вторым входами второго коммутатора, четвертый вход блока соединен с вхо- 50 дом третьего регистра,.выход которого соединен с первым прямым входом второго элемента И, выход которого соединен с входами седьмой и восьмой групп элементов памяти, первые 55 и вторые инверсные входы третьего
:элемента И соединены с выходами пе