Многовходовой знакоразрядный сумматор
Патент 1027716
Авторы
Классы МПК
Многовходовой знакоразрядный сумматор
Иллюстрации
Реферат
1, МНОГОВХОДОЮЙ ЗНАКОРАЗРЯДНЫЙ СУММАТОР, содержащий сумматора и элементы И, отличающийся тем, что, с целью ускорения операции суммирования за счет одновременного суммирования N операндов (), он содержит N/2 суимирующих блоков, преобразователь двоичного кода в избыточный код и промежуточный регистр, причем входы прямых и инверсных значений первого и второго операндов i-го суммирующего блока (i 1, . ... М/2)являются входами прямых и инверсных значений соответственно
СОЮЗ СОВЕТСНИХ
/ .ВФМ;
РЕСПУБЛИИ
«е «и. э
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ
ОПИСАНИЕ ИЗОБРЕ
И ABT0PCH0MV СВИДЕТЕЛЬСТВУ (21 ) 3399128/18-24 . (22 ) 22, 02. 82 (46 ) 07.07.83. Бюл. Р 25 (72 ) В.М. Тарануха (71 ) Таганрогский: радиотехнический институт им. В.Д; Калмыкова (53) 681. 325 (088. 8 ) (56) 1. Авторское свидетельство СССР
Р 453691, кл. G 06 F 7/49, 1973.
2. Авторское свидетельство СССР
Р 407308, кл. G 06 F 7/49, 1972.
3. Авторское свидетельство СССР
Р 570872., кл. G 06 F 7/49, 1977 (прототип ). (54 ) (57 ) 1, МНОГОВХОДОВОЙ ЗНАКОРАЗРЯДНЫЙ СУММАТОР, содержащий сумматоры и элементы И, о т л и ч а ю шийся тем, что, с целью ускорения операции суммирования за счет одновременного суммирования М операндов (й >2), он содержит N/2 суммирующих блоков, преобразователь двоичного кода в избыточный код и промежуточный регистр, причем входы прямых и инверсных значений первого и второго операндов -го суммирующего блока (i = 1, ..., N/2)ÿâëÿþòñÿ входами прямых и инверсных значений соответственно (2i-1")-го и 2i-ro операндов многовходового знакоразрядного сумматора, входы знака и суммы i-го суммирующего блока подключены к соответствующим выходам знака и суммы (i+i)-го суммирующего блока, выходы знака и суммы первого суммирующего блока подключены к соответствующим входам знака и сушлы преобразователя двоичного кода в избыточный код, входы суммы которого соединены с соответствующими информационными входами промежуточного регистра, первый и Иторой входы знака которого соединены соответственно с первым и вторым выходами знака преобразователя двоичного кода в избыточный код, первый информационный выход и первый и второй выходы знака промежуточного регистра подключены соответственно к первому, второму и третьему входам знака М/2-го.суммирующего блока, входы. суммы которого с
1-го по (n-1)-й (n — разрядность операндов ) подключены к информационным выходам промежуточного регистра со 2-ro no n-й, прямой и инверсный выходы преобразователя двоичного кода в избыточный код являются выходами соответственно прямого и инверсного значений результата многовходового знакоразрядного сумматора.
2. Сумматор по п.1, о т л и— ч а ю шийся тем, что суммирую- Я. щий блок содержит четыре элемента ИЛ три элемента И, сумматор по модулю два и комбинационный сумматор, причем первый вход первого элемента ИЛИ соединен с первыми входами первого элемента И и второго элемента ИЛИ Я и с входом прямого значения первого. операнда суммирующего блока, второй вход первого элемента ИЛИ подключен к второму входу первого элемента И, к первому входу третьего элемента NIHt. и к входу прямого значения второго операнда суммирующего блока, первый вход четвертого элемента ИЛЙ подключен к первому входу второго элемента И, к второму входу второго элемента ИЛИ и к входу инверсного значения первого операнда суммирующего блока, второй вход четвертого элемента ИЛИ подключен к второму входу второго элемента И, к второму входу третьего элемента ЙЛИ и к входу инверсного значения второго операнда суммирующего блока, выходы первого и четвертого элементов HJIH подключены к третьим входам соответственно второго и первого элементов И, выходы которых подключены соответственно к первому и второму управляющим входам комбинационного
1027716 сумматора, выход второго элемента ИЛ! подключен к первым входам третьего элемента И и сумматора по модулю два, вторые входы которых соединены с выходом третьего элемента ИЛИ; а выходы подключены соответственно к (n-I)-му и и-му входам операнда комбинационного сумматора, первый, второй и третий входы знака которого являются соответственно .первым, вторым и третьим входамй знака суммирующего блока, а входы операнда подключены к соответствующим входам суммы суммирующего блока.
3. Сумматор по пп.1 и 2, о т л и— ч а ю шийся тем, что преобразователь двоичного кода в избыточный код содержит два элемента ИЛИ, два элемента 2И-ИЛИ и сумматор по модулю два, причем входы первого элемента ИЛИ подключены к соответствующим входам суммы преобразователя двоичного кода в избыточный код, первые входы первой и второй rpyfrn первого элемента 2И-ИЛИ подключены к первым входам первой и второй rpyhn
Изобретение относится к вычислительной технике и может быть испольI эовано в вычислительных машинах и струк гурах.
Известно устройство для сложенйя и вычитания чисел в избыточной двои" ной системе счисления, содержащее в каждом разряде блок формирования отрицательной суммы, блок формирования положительного переноса, триггеры хранения результата, блок формирования положительной суммы и блок формирования отрицательного переноса. В данном устройстве оба oneр ра представлены в. избыточной двоичной системе счисления.(1 ).
НедОстатком данного устройства является значительное время выполнения операции суммирования и знакоразрядных чисел, при N >2, за счет внутренней задержки в знакоразрядных сумматорах;
Известно также устройство сложения-вычитания неизбыточного и избы. точного аргументов в двоичной системе счисления; содержащее блоки ,формирования суммы и переноса, которое содержит блок формирования логического дополнения и блок формирования действительного значения суммы и переыоса. В этом устройстве один аргумент представлен в двоичной системе счисления, а второй — в избы5
25 второго элемента 2И-ИЛИ и к первому входу знака преобразователя двоичного кода в избыточный код, второй вход знака которого подключен к вторым входам первых. групп первого и второго элементов 2И-ИЛИ и к первому входу сумматора по модулю два, а третий вход знака преобразователя двоичного кода в избыточный код подключен к вторым входам вторых групп первого и второго элементов 2И-ИЛИ и к первому выходу знака преобразователя двоичного кода в избьночный код, второй выход знака которого подключен к выходу сумматора по модулю два, третий вход второй группы перво» го элемента 2И-ИЛИ соединен с выходом первого элемента ИЛИ выходы первого и второго элементов 2И-ИЛИ подключены соответственно к перво му и второму входам второго элемента ИЛИ и к прямому и инверсному выходам преобразователя двоичного кода в избыточный код, выход второго элемента ИЛИ подключен к второму входу сумматора по модулю два.
2 точной системе счисления с цифрами 1к 0,1 Г2 j.
Недостатком этого устройства является увеличение времени выполнения операции суммирования при более чем двух операндах за счет внутренней задержки в сумматорах.
Наиболее близким к предлагаемому является устройство сложения и вычитания знакоразрядных чисел, содержащее пятиразрядный сумматор, три триггера хранения информации, две группы элементов И, три элемента И, три элемента ИЛИ, триггер настройки, при этом выходы трех старших разрядов пятираэрядного сумматора соединены с информационными входами трех триггеров, выходы которых соединены с выходами устройства. Прототип о6еспечивает суммирование двух знакоразрядных чисел, начиная со старших разрядов. При суммировании N знакораэрядных чисел, при N)2, необходимо соединить соответствуищим образом
И-1 энакоразрядных двухвходовьж сумматоров Г31.
Недостатками прототипа являются увеличение времени суммирования N знакоразрядных чисел, а также сложность синхронизации вычислительного процесса эа счет дополнительных задержек в преобразователях кодов каж;дого из знакоразрядных сумматоров.
1027716
Цель изобретения - увеличение быстродействия устройства.
Поставленная цель достигается тем, что многовходовой знакоразрядный сумматор, содержащий сумматоры и элементы И, содержит й/ 2 суммирующих блоков (й - число суммируемых операндов ), преобразователь двоичного кода в избыточный код и промежуточный регистр, причем входы прямых и инверсных значений 10 первого и второго операндов i-го суммирующего блока (1 1, ..., й/ 2) являются входами прямых и инверсных -значений соответственно (2i-1)-ro и 2i-го операндов много- 15 входового знакоразрядного сумматора, входы знака и суммы i-го суммирующего блока подключены к соответствующим выходам знака и суммы (i+1)-го суммирующего блока, выходы знака и суммы первого суМмирующего блока подключены к соответствующим входам знака и суммы преобразователя довичного кода в избыточный код, входы суммы которого соединены с соответствующими информационными входами промежуточного регистра, первый и второй входы знака которого соединены соответственно с первым и вторым выходами знака преобразователя двоичного кода в избыточный код, первый информационный выход, первый и второй выходы знака промежуточного регистра подключены соответственно к первому, второму и третьему входам знака й/ 2-ro суммирующего блока, вхо- 35 ды суммы которого с 1-го по .(n-1 )-й (и - разрядность операндов) подключены к информационным выходам промежуточного регистра со 2-го по п-й, пРямой и .инверсный выходы пре- 40 образователя двоичного кода в избыточный код являются выходами соответственно прямого и инверсного значений результата многовходового знакоразрядного сумматора.
Кроме того, суммирующий блок содержит четыре элемента ИЛИ, три элемента И, сумматор по глодулю два и комбинационный сумматор„ причем первый вход первого элемента ИЛИ
50 соединен с первыми входами первого элемента И и второго элеглента ИЛИ и с входом прямого значения первого . операнда суммирующего блока, второй вход первого элемента ИЛИ подключен к второму входу первого элемента И, к первому входу третьего элемента ЙЛИ и к входу прямого значения второго операнда суммирующего блока, первый вход четвертого элемента ИЛЙ подключен к первому входу второго эле-. 60 мента И, к второму входу второго элемента ИЛИ и к входу инверсного значения первого операнда суммирующего блоха, второй вход четвертого элемента ИЛИ подключен к второмУ вхо- 65 ду второго элемента И, к второму входу третьего элемента ИЛИ и к входу инверсного значения второго операнда суммирующего блока, выходы первого и четвертого элементов ИЛИ подключены к третьим входам соответственно второго и первого элементов И, выходы которых подключены соответственно к первому и второму управляющим входам комбинационного сумматора, выход второго элемента ИЛИ подключен к первым входам третьего элемента И и сумматора по модулю два, вторые входы которых соединены с выходом третьего элемента ИЛИ, а выходы подключены соответственно к (n-1)-му и и-му входам операнда комбинационного сумматора, первый, второй и третий входы знака которого являются соответственно первым, вторим и третьим входами знака суммирующего блока, а входы операнда подключены к соответствующим входам .суммы суммирующего блока.
Кроме того, преобразователь содержит два элемента ИЛИ, два элемента
2И-ИЛИ и сумматор по модулю два, причем входы первого элемента ИЛИ подключены к соответствующим входам суммы преобразователя двоичного кода в избыточный код, первые входы первой и второй групп первого элемента .2И-ИЛИ подключены к первым входам первой и второй групп второго элемента 2И-ИЛИ и к первому входу знака преобразователя двоичного кода в избыточный код, второй вход знака которого подключен к вторым входам первых групп первого и второго элементов 2И-ИЛИ и к первому входу сумматора по модулю два, а третий вход знака преобразователя двоичного кода в избыточный код подключен к вторым входам вторых групп первого и второго элементов 2И-ИЛИ и к первому выходу знака преобразователя двоичного кода в избыточный код, второй выход знака которого подключен к выходу сумматора по модулю два, тре.тий вход второй группы первого элемента 2И-ИЛИ соединен с выходом первого элемента ИЛИ, выходы первого и второго элементов 2И-HJtH подключены соответственно к первому и второму входам второго элемента ИЛИ и к прямому и инверсному выходам преобразователя двоичного кода в избыточный код, выход второго элемента ИЛИ подключен к второму входу сумкатора по модулю два.
Алгоритм суммирования N знакоразрядных чисел(а1выполняется в два эТапа.
На первом этапе. вычисляется протлежуточная сумма
5 +" =2(5 "-2" С. ) +Ев. (1+ + -111
„-13
r 1О92й
1027716
5 + г
1, если S «(-А;
0 — в остальных случаях, эффициент обусловливающий где А. — ко выделение весового разряда со знаком, выбирается для каждого N индивидуально, причем таким образом, чтобы, с одной стороны, не было переполнения, а с другой стороны, не было потерь младших значащих разрядов результата, т.е. чтобы выполнялось условие
М + 1
В логической форме С; записывается как
С =ЗнЗ(ЗН2 Зн1 U 5„);
jar+1- (1+г+1) - значение промежуточной сумгде S мы в обычной двоичной системе. счисления; а (1+г+ )-()+ i-+ ó) paar J гаемого в избыточной двоичной системе счисления;
М вЂ” число слагаемых °
На втором этапе из вычисленного значения промежуточный суммы Si+ +" выделяется i-й разряд окончательной суммы в виде
С(; 1=3нЗ(Зн2 U Зн1) .
Таким образом, при выделении
i-го разряда с) анализируются три знаковых Зн 3, Зн 2, Зн 1 и 1=T, п старших значащих разрядов промежуточной суммы S,, где n-=iog>N .
Рассмотрим процесс суммирования на примере четырехвходового сумматора.
При И=4, алгоритм суммирования записывается
+ — а (1+3)
t1 1 1
В логической форме С записывается
С, -3„3 (3„2V3 1(S VS ))
С,=3„3(3„2 ЧЗн1) .
П р.име р.
11101110;
1001 1001;
11101101;
11001101; а„,= а2 аЭ= а„ =
1, если S Ъ5;
i+3
1+3
1, если В « -5;
0 — в остальных случаях.
1027716
l 1
1 1
1 I
1 I о
I 1
1 I
/1
1 ч О
И И о
o <->
1 ч
И И
Щ сю о о
1I Н Н
О
1«!
И о
И 11 е4 r ! 1
o o
СЧ
Ы!
»
Ю
C) о
Чя
СЧ
11 с"
«
М сО
О\
<Ч
И о
«ю
l
\ °
1
О «1 О «4 О «! с 4 «1 О О О
l и I
О « О «1 О «1 сЧ О О
1
«се г о
1 1
1 е
«! О О -1 Ю W «1 «! e4 Ю
О ! ! О О с м
I I
3 3 л ! с
1 3Л
I о о о ч о
1 1
1 Ч. I
m 1
1 1
I 1
1»
1 ф!
1 о о ! о 1ч
I I
1 1
1
1 1
О l О 1! сЧ I
30 I
Ч О О 1,- .! о о 1ч
Ч C 11 1 Ь
I
1 ,1 I
I
Ч cV М W и! Щ I» C0 е
1 I
1 ° —
l
I .1
1 1
I I
1
I м
«
3Л 1
4 I
1
1 1
I I
3И
Ф сЧ
С31
+r м И СЧ
«- е
СЧ
С4
Ф ст
И И
r <Ч
4 +
e +
+ !3l Ч 30
35 +
+ .д ф
3И
+. +!
I И
СС3 30
LA
Ф ,+„
СЧ
Ж
«
М»
СЗ с6
I.
"л о r
° Ф +
+ г
+ м с4
+ +, о г с.
+ эъ с0 С0
I I
II И
МВ 1 ф ,Ф
+ ф
fl
Щ
+ м
+ф г
Щ
Ф М!
ФЭ со с6
1 1
I аИ
1Ч СЧ
lI 1I
102771б
На чертеже представлена блоксхема многовходового знакораэрядного сумматора.
Устройство содержит й/ 2 суммирующих блоков 1, преобразователь 2 двоичного кода в избыточный код и 5 промежуточный регистр 3. Суммирующий блок содержит элементы ИЛИ 4, элементы И 5 и б, сумматор 7 по модулю два и комбинационный сумматор 8, Преобразователь двоичного кода в иэ- 10 быточный код состоит из двух элементов ИЛИ 9 и 10, двух элементов
2И-ИЛИ 11 и 12 и сумматора 13 по модулю два .
Входы операндов устройства соединены через элементы ИЛИ 4 с первыми входами элементов И 5, с входами эле.мента б и сумматора 7 по модулю два соответственно. Входы элемента ИЛИ
9 соединены с выходами суммы суммирующего блока 1. Выход элемента ИЛИ 9 соединен с третьим входом второй группы элемента 2И-ИЛИ 11. Первый выход знака первого комбинационного сумматора 8 соединен с вторым входом второй группы элемента 2И-ИЛИ 11 и с вторым входом второй группы элемента 2И-ИЛИ 12. Второй выход знака первого блока .8 соединен с вторыми входами первых групп элементов 2И-ИЛИ
11 и 12. Третий выход знака первого З0 блока 8 соединен с первыми входами всех групп элеглентов 2И-ИЛИ 11 и 12.
Первый и второй управляющие входы блоков 8 соединены с выходами первого и второго элементов И 5. Третий и З5 четвертый младшие разряды сумматоров 8 соединены с выходами блоков б и 7 соответственно. Выходы элементов 2И-ИЛИ 11 и 12 соединены через элемент ИЛИ 10 с вторым входом сум- 40 матора 13 по модулю два, выход которого соединен с первым входом знака регистра 3, остальные входы которого соединены с выходами и первым выходом знака сумматора 8 первого суммирую- 45 щего блока. Первый вход элемента 13 соединен с вторым выходом знака сумматора 8 первого суммирующего блока.
Выходы регистра 3 соединены со смещением на один разряд влево с входами 11/ 2-го блока 8.
Устройство работает следующим образом.
Знакоразрядные числа а.1(„. +1)поступают последоцательно разряд за разрядом, начиная со старших, на входы операндов устройства. При этом, если поступают разряды с одинаковыми знаками, то элементом И б совместно с элементами 4 вырабатывается молль единичного весового 60 разряда, равный 2, а элементами !
И 5 совместно с элементами 4 формируется знак едиггичного весового разряда положительный (отрицательный) соответственно. В зависимости от 65 знака разности сумматор 8 настраивается на суммирование (вычитание) единичного весового разряда. При этом, если на входы операндов поступают нули, либо знаковые разряды с различными знаками, то суммирования.(вычитания) не происходит из-за того, что элементы 5 блокируются. Если поступают на один вход нуль, а на второй — положительный (отрицательный) разряд, то элементами 7 и 4 вырабатывается единичный разряд 2, При поступлении знаковых разрядов на остальные входы операндов соответствующими элементами вырабатываются единичные весовые разряды и сумматоры 8 настраиваются на суммирование (вычитание). При этом единичные вееовые разряды суммируются (вычитаются) в сумматорах 8 с удвоенным значением промежуточной суммы 2S г2, поступающей параллельным кодом на входы сумматора 8 N/ 2-го суммирующего блока с выхода блока 3. Результат с выхода блока 8 первого суммирующего блока поступает на преобразователь 2 кода и на входы блока 3. В преобразователе 2 анализируются три знаковых разряда и и значащих разрядов, в результате чего формируется знакоразрядный избыточный код 10+1) суммы С . При этом (+1) выдается элементом 2И-ИЛИ
11, когда результат промежуточной суммы больше или равен А, т,е. когда выполняется условие S 1+"+" А; а (-1) выдается элементом 2И-ИЛИ 12, когда результат проглежуточной суммы 51+ +гЙ-А . В остальных случаях элементами 2И-ИЛИ выдаются нули. При выдаче (+1) сумматором 13 по г одулю .два вырабатывается сигнал коррекции знака промежуточной .суммы S 1+ "+" с (+) на (-), и наоборот, при выдаче
-1 вырабатывается сигнал коррекции знака с (-) на (+), причем сигнал коррекции знака промежуточной суммы вырабатывается, если выполняется условие й+ЯС;<2г +", где 2 "+" — максимальная величина выделенного разряда. В противном случае, т.е. если С=2г"+", коррекция знака промежуточной суммы не производится.
Многовходовой знакоразрядный сумматор позволяет повысить быстродействие в два и более раз за счет получения первыми старших разрядов результата (при распространении перекоса в 1og2N разрядах, где N — число операндов). Кроме того, при обработке информации, начиная со старших разрядов, совмещаются во времени обмен и обработка информации. При получении в результате необходимой точности вычисления можно прекратить.
ВНИИПИ Заказ 4741/53 Тираж 706 Подписное
Филиал ППП "Патент", r.Óæãoðoä,óë.Ïðîåêòíàÿ,4