Система для выполнения команд десятичной арифметики табличным способом

Система для выполнения команд десятичной арифметики табличным способом

Иллюстрации

Показать все

Реферат

 

1. СИСТЕМА ДЛЯ ВЫПОЛНЕНИЯ ; КОМАНД ДЕСЯТИЧНОЙ АРИФМЕТИКИ ТАБЛИЧГ Н1Л1 СПОСОБОМ; содержащая регистр команд, счетчик команд, мультиплек:сор кода адреса, два коммутатора и блок.микропрограммного управления, первый выход регистра команд соединен с первым входом блока микропрограммного управления, выход котог ррго соединен с управляющими входами :Мультиплексс ра кода адреса, регистр команд, счетчика команд и двух коммутаторов , второй и третий выходы регистра команд соединены с первые и вторым информащионными входами мультиплексора адресных кодов соответственно , третий информационный вход KOTOjporo соединен с выходом счетчика комайд, отличающ а Я; с я тем, что, с целью увеличения производительности, она содержит устройство хранения и преобразо вания информации, адресный вход коiroporo соединен с выходом мульти .плексора адресных кодов, управляюии й вход - с выходснл блока микропрограммного управления, первый выход - с вторым входом блока микроnpprparatiHoro управлёния второй выход - с информационными входами регистракоманд, счетчика команд, с первыми информационными входёма первого и второго коммутаторов и является выходом системы, выходы первого и второго коммутаторов соединены соответственно с первым и вторым информационными входами устройства хранения и преобразования информации, вторые информационные входал первого и второго коммутаторов являются первым входом системы. четвертый информационный вход мульти плексора адресных кодов соединен с выходом блока микропрограммного управления, а пятый информационный вход является входом системы . . 2. Система по п. 1, отличающаяся тем, что устройство хранения и преобразования информации содержит блок выявления О) нуля и г блоков хранения и преобразования информации, кг1ждый из которых содержит четыре одноразрядных блока хранения и преобразования информации, коммутатор адресных кодов и одноразрядный регистр, причем управляющие входы каждого однораз- ji рддного блока хранения и преобразо-, вания информации каждого блока хранения и преобразования информации соединены с управляющим входом устройства и с управляющими входами регистра и коммутатора адресных кодов каждого блока хранения и преобразования информации, выход регистра каждого блока хранения и преобразования информации соединен с первым информационным входом соответствуюй го коммутатора адресных кодов и с первым выходом каждого одноразрядного блока хранения и преобразования информации соответствующего блока хранения и преобразования информации, адресный вход которого соединен с выходом соответствующего ;коммутатора адресных кодов и со старшими разрядами адресного входа устройства , младаиие разряды которого соединены с вторым информационным

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН ои ®0 au

ВСЮ G 6 F 15 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ г: ° аЮ

БЕ„:-,,...ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И (ЛНРЫТИЙ

Н АЗОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (21).. 3335707/18-24 (.2-2) 14. 09.81 (46) 07. 07. 83.. Бюл. Р 25

: (72.) В.Ф.Мелехин (71) Ленинградский ордена Ленина политехнический институт им. M.H.Ка< линииа (53) 681.325 (088.8) . (56) 1. "Патент CtOA 9 3001710, кл. 235 160, опублик. 1961.

2. Авторское свидетельство СССР

9 --826422, кл. 6 11 С 15/00, 1979

:(црототий). (54)(57) 1.

КОИАИД ДЕСЯТИЧНОЙ АРИФМЕТИКИ ТАБЛИЧ

НЫМ СПОСОБОМ; содержащая регистр команд, счетчик команд, мультиплексор кода адреса, два коммутатора и блок микропрограммного управления, первый выход регистра команд соединен с первым входом блока микропрограммного управления, выход кото.-: рого соединен с управляющими входами .Мультиплексора кода адреса, регистра: команд, счетчика команд и двух коммутаторов, второй и третий выходы .регистра команд соединены с первым и вторым информационными входами мультиплексора адресных кодов соответственно, третий информационный вход которого соединен с выходом счетчика команд, о т л и ч а ю щ а я с я тем, что, с целью увеличенйя производительности, она содержит устройство хранения и преобразо ванин информации, адресный вход которого соединен с выходом мульти- .плексора адресных кодов, управляющий вход - с выходом блока микропрограммного управления, первый выход - с вторым входом блока микропрограммного управления, второй выход - с информационными входами регистра" команд, счетчика команд, с первыми информационными входами первого и второго -коммутаторов и является выходом системы, выходы первого и второго коммутаторов соединены соответственно с первым и вторым информационными входами устройства хранения и преобразования информации, вторые информационные входы первого и второго коммутаторов являются первым входом системы четвертый информационный вход мультиплексора адресных кодов соединен с выходом блока микропрограммного управления, а пятый информационный вход является вторым входом систе» мы

2. Система по п. 1, о т л и ч а ю щ а я с я тем, что„ устройство хранения и преобразования инO формации содержит блок выявления нуля и r блоков хранения и преобразования информации, каждый из которых содержит четыре одноразрядных блока хранения и преобразования информации, коммутатор адресных ко- . дов и одноразрядный регистр, причем управляющие входы каждого одноразрядного блока хранения и преобразо-, вания информации каждого блока храНения и преобразования информации соединены с управляющим входом устройства и с управляющими входами регистра и коммутатора адресных кодов каждого блока хранения и преобразования информации, выход регистра каждого блока хранения и преобразования информации соединен с первым информационным входом соответствующего коммутатора адресных кодов и с первым выходом каждого одноразрядного блока хранения и преобразо-. вания информации соответствующего блока хранения и преобразования информации, адресный вход которого соединен с выходом соответствующего коммутатора адресных кодов и со старшими разрядами адресного входа устройства, младшие разряды которого соединены с вторым информационным

1027731 входом коммутатора адресных кодов каждого блока хранения и преобразования информации, второй выход каждого одноразрядного блока хранения и преобразования информации, кроме последнего, каждого блока хранения и преобразования информации соединен с первым информационным входом последующего одноразрядного блока хранения и преобразования информации, второй выход последнего одноразрядного блока хранения и преобразования информации каждого блока хранения и преобразования информации, кроме последнего, соединен с информационным входом:соответствующего регистра и с первым информационным входом первого одноразрядного блока хранения и преобразова-, ния информации последующего блока хранения и преобразования информации, второй выход последнего одноразрядного блока хранения и преобразования информации последнего блока хранения и преобразования информации соединен с первым информационным входом первого одноразрядного блока хранения и преобразования информации первого блока хранения и преобразования информации и е инфор мационным входом соответствующего регистра, второй информационный вход первого одноразрядного блока хранения и преобразования информации первого блока. хранения и преобразования информации соединен с первым информационным входом устройства, третий выход каждого одноразрядного блока хранения и преобразования информации каждого блока хранения и преобразования информации соединен с входом блока выявления нуля, выход которого является первым выходом устройства, . четвертый выход каждого одноразряд-., ного блока хранения и преобразования информации каждого блока хранения и преобразования информации, кроме

;последнего, соединен с вторым информационным входом первого одноразрядного. блока хранения и преобразования. информаций последующегоблока хранения и преобразования информации и соединен с вторым выходом устройства, тре.. тий информационный вход йервого одноразрядного блока хранения и преобразования информации соединен с че гвертым выходом второго и вторым информационным входом третьего одно- . разрядного блока хранения и преобра зования информации, второй информационный вход :второго одноразрядного блока хранения и преобразо вания информации соединен с четвертым выходом первого одноразрядного блока хранения и преобразования ин-, формации, третий информационный вход второго одноразрядного блока хранения и преобразования информации сое динен с четвертым выходом третьего и вторым информационным входом четвертого одноразрядного блока хранения и преобразования информации, третий информационный вход третье» го одноразрядноГо блока хранения и преобразования информации соединен с четвертым выходом четвертого одноразрядного блока хранения и преобразования информации, третий информационный вход четвертого одноразрядного блока хранения и пре образования информации каждого блока хранения и преобразования инФормации, кроме последнего, соединен с четвертйм выходом первого одноразрядного блока хранения и преобразования информации последующего блока хранения и преобразования информации, третий информационный вход четвертого одноразрядного блока хранения и преобразования информации последнего блока хранения и преобразования информации соединен с вторым информационным входом устрой ства.

3. Система по пп. 1 и 2, о т л и ч а ю щ а я с я тем, что каждый одноразрядный блок хранения и преобразования информации содержит узел памяти, два регистра, коммутатор информации, первый и второй коммутаторы адреса и узел выявления переноса, причем управляющие входы узла памяти, регистров, коммута« торов информации и адреса соединены с управляющим входом блока, адресный вход блока соединен с первыми информационными входами первого и второго коммутаторов адреса, с адресным входом узла памяти и с выхо" ами первого и второго коммутаторов адреса, вторОй информационный вход первого коммутатора адреса соединен с выходами первого и второго регист-.,, ров информационным входом узла памяти, первым и вторым входами узла вы-явления переноса, первым и третьим выходами блока, второй информационный вход второго коммутатора адреса соединен с третьим входом узла выявления.-переноса и первым информационным входом блока, выход узла

:выявления переноса соединен с вторым выходом блока, Выход узла памяти соединен с информационным входом второго регистра, первым информационным входом коммутатора информации и четвертым выходом блока, второй и третий информационные входы коммутатора информации соединены соответственно с вторым и третьим информационными входами блока, выход коммутатора информации соединен с информационным входом первого регистра, выход второго регистра соединен с первым выходом блока.

1027731

Изобретение относится к вычислительной технике и предназначено для хранения и преобразования информации в цифровом виде.

Известно устройство, в котором .преобразование цифровой информации 5 организовано на базе матриц магнитных сердечников $13.

Недостатком устройства является сравнительно низкйе технологичность, надежность и быстродействие вследствие невозможности применения в них полупроводниковых больших интегральных схем, отличающихся наиболее вы-. сокой технологичностью, быстродействием и сравнительно малой стои- 15 мостью.

Известно устройство, в котором хранение оперативной информации и преобразование с помощью таблиц осуществляется на базе единого накопителя полупроводниковых запоминающих блоков 2).

Недостатком известного устройства является то, что оно может выполнять арифметические операции только в двоичйой системе счисления, что существенно снижает производительность при обработке информации, представленной в двоично-.десятичной системе счисления.

Цель изобретения - увеличение производительности устройства.

Поставленная цель достигается тем, что в систему, содержащую регистр команд, счетчик команд, мультиплексор кода адреса, два коммутатора и блок микропрограммного управления,. первый выход регистра команд соединен с первым входом блока микропро- . граммного управления, выход которого соединен с управляющими входами муль-40 типлексора.кода адреса, регистра команд, счетчика команд и двух коммутаторов, второй и третий выходы регистра команд соединены с первым и вторым информационными входами мультиплейсора адресных кодов соответственно, первый информационный вход которого соединен с выходом счетчика, команд, содержит устройство хранения и преобразования информации, адресный вход устройства хранения и преобразования информации соединен с выходом мультиплексора адресных кодов, управляющий вход— с выходом блока микропрограммного управления, первый выход — с вторым входом блока микропрограммного управления, второй выход — с инфор;мационными входами регистра команд, счетчика команд, с первыми информационными входами первого и второго 60 коммутаторов и является выходом системы, выходы первого и второго коммутаторов соединены соответственно с первьм и вторым информационными входами устройства хранения и преобразования информации, вторые ин формационные входы первого и второго кэммутаторов являются первым входом. системы, четвертый информационный вход мультиплексора адресных кодов соединен с выходом блока микропро-. граммного управления а пятый информационный вход является вторым входом системы. кроме того, устройство хранения и преобразования информации содержит блок выявления нуля и r блоков хранения и преобразования информации, каждый из которых содержит четыре одноразрядных блока хранения и преобразования информации, коммутатор адресных кодов и одноразрядный регистр, причем управляющие входы каждого одноразрядного. блока хранения и преобразования информации каждого блока хранения и преобразования информации соединены с управляющим входом устройства, и с управляющими входами регистра и ком,мутатора адресных кодов каждого. блока хранения и преобразования информации, выход регистра каждого блока хранения и преобразования информации соединен с первым информациониым входом соответствующего .коммутатора адресных кодов и с первым вы- ходом каждого одноразрядного блока хранения и преобразования информации соответствующего блока хранения. и преобразования информации, адресный вход которого соединен с выходом соответствующего коммутатора адресных, кодов и со старшими разрядами адресного входа устройства, младшие разряды которого соеДинены с вторым информационным входом коммутатора адресных кодов каждого блока хранения и преобразования информации, второй выход каждого одно- разрядного блока хранения и преобразования информации, кроме последнего, каждого блока хранения и преобразования информации соединен с первым информационным входом последующего одноразрядного блэка хране-. ния и преобразования информации, второй выход последнего одноразрядного блока хранения и преобразования информации каждого блока хранения и преобразования .информации, кроме последнего, соединен с информационным входом соответствующего регистра и с первым информационным входом первого одноразрядного блока хранения и преобразования информации последующего блока хранения и преобразования информации, второй выход последнего одноразрядного. блока хранения и преобразования информации последнего блока хранения и преобразования информации еоединен с первым информационным входом первого одноразрядного блока хранения

1027731 и преобразования информации первого блока хранения и преобразования информации и с информационным входом соответствующего регистра, второй информационный вход первого одноразрядного блока хранения-и преобразЬ- 5 вания информации первого блока хра нения и преобразования информации соединен с первым информационным входом устройства, третий выход каждого одноразрядного блока хранения 10 и преобразования информации каждого блока хранения и преобразования информации соединен с входом бло- ка выявления нуля, выход которого является первым выходом .устройства, четвертый выход ках<дога одноразрядного блока хранения и преобразования информации каждого. блока хранения и преобразования.инфбрмации, кроме. последнего соединен с . yg вторым информационным входом первогО одноразрядного блока хранения и пре- образования информации последующего блока хранения и преобразования информации и соединен с вторым выходом. 25 устройства, третий информационный вход первого одноразрядного блока хранения и преобразования информациИ соединен с четвертым выходом второго и вторым информационным входом третьего одноразрядного блока хранения и преобразования информации, второй информационный вход второго одноразрядного блока хранения и преобразования информации соединен с четвертым выходом первого одноразрядного блока хранения и преобразования ин формации, третий информационный вход второго одноразрядного блока хранения и преобразования информации соединен с четвертым выходом третьего 4О и вторым информационным- входом четвертого одноразрядного блока хранения и преобразования информации, третий информационный вход третьего одноразрядного блока хранения и 45 преобразования информации соединен с четвертыч выходом ?етвертого одноразрядного блока хранения и преобразования информации, третий информа- . ционный вход четвертого одноразрядного блока хранения и преобразования информации каждого блока хранения и преобразования информации, кроме последнего, соединен с четвертый выходом первого одноразрядного блока хранения и преобразования информации последующего блока хранения и преобразования информации, третий информационный вход четвертого одноразрядного блока хранения и преоб-, разования информации последнего бло- 60 ка хранения и преобразования информации соединен с вторым информацион". ным входом устройства.

Кроме того, каждый одноразрядный блок хранения и преобразования инфвр 65 мации содержит узел памяти, два регистра, коммутатор информации, пер вый и второй коммутаторы адреса и узел выявления, переноса, причем управляющие входы узла памяти, регистров коммутаторов, информации и .адреса. соединены с управляющим входом блана, адресный вход блока соедИ нен,с первыми информационными входами первого и второго коммутаторов адреса, с адресным входом узла памя . ти и с выходами первого и второго коммутаторов адреса, второй .информационный вход первого коммутатора адреСа соединен с выходами первого *. и второго регистров информационным входом узла памяти, первым и вторым входами узла выявления переноса, первым и третьим выходами блока второй информациоиный .вход второго коммутатора адреса соединен с третьим входом узла выявления переноса и. первым информационным входом блока, выход узла выявления переноса соединен с вторым выходом блока, выход узла памяти соединен с информационным входом второго ре гистра, первым информационным входом коммутатора информации и четвертым выходам блока, второй и третий информационные входы коммутатора информации соединены соответственна с вторым и третьим информационными вхо- дами блока, выход коммутатора инфор- . мации соединен с информационным входом первого. регистра„ выход второга регистра соединен с первым выходам блока.

На фиг. 1 представлена структурная схема системы для выполнения ка манд десятичной арифметики табличным способом, .на фиг. 2 - структурная схема устройства хранения ипреобраэования информации, на фиг.3 структурная схема одноразрядного блока хранения и преобразования информации, на фиг. 4 - структурная схема блока выявления нуля, на фиг.h структурная схема узла выявления пе реносов.

Система фиг. 1 включает устройство 1 хранения и преобразования информации с адресным .2, управляющим

3, первйм 4 и вторым 5 информационными входами, первым б и вторым 7 выходами, регистр 8 команд с информационным 9.и управляющим 10 входа-,. мир регистр 8 команд с информационным 9 и управляющим 10 входами, пер-. вым 11, вторым 12 и третьим 13 выха цами, счетчик 14 команд с информационным 15 и управляющим 1б вхадами, мультиплексор 17 аДресных кодов с управляющим 18 и пятью информационными входами 19 -,23; первый 24 и второй 25 коммутатОры C управляющими входами 26 и 27, .первыми 28, 29 и вторыми 30, 31 информационными вхо1027731 дами, блок 32 микропрограммного yriравления,содержащий счетчик 33микрокоманд с первым 34, вторым 35 к третьим 36 информационными входами и управляющим 37 входом, узел 38 памяти микропрограмм с адресным 39 и управляющим 40 входами, регистр

41 микрокоманд с информационным 42 и управляющим 43 входами, первым 44 и вторым 45 выходами, узел 46 формирования управляющих сигналов, сос- 10 тоящий из группы элементов И, с информационным 47 и управляющим 48 входами, первым 49 и -вторым 50 выходами,.генератор 51 тактовых импульсов. !5

Устройство хранения и преобразования информации фиг. 2 включает блок 52 хранения и преобразования информации, соответствующий четырем двоичным или одному двоично-десятичному разрядам устройства 1.

Блок 52 содержит четыре одноразряд ных блока 53 хранения и преобразования информации с адресным 54, управляющим 55, первым 56, вторым 57 и третьим 58 информационными входами, первым 59, вторым 60, третьим

61 и четвертым 62 выходами; коммутатор 63 адресных кодов с первым 64: и вторым 65 информационными и управ ляющим 66 входами, одноразрядный регистр 67 с информационным 68 и управляющим 69 входами, вход 70 блока 71 выявления нуля.

Одноразрядный узел 72 памяти (фиг. 3) c .. л-разрядным адресным 73, управляющим 74 и информационным 75 входами и выходом 76 включает также одноразрядные регистры 77 и 78 с ин . формационными 79, 80 и управляющими

81, 82 входами, коммутатор 83 ин- 40 формации с управляющим входом 84, первый 85 и второй 86 коммутаторы адреса с первыми 87,.88 и вторыми

89, 90 информационными, а также уп-. равляющими.91 и 92 входами, узел 93 выявления переносов с первым 94, вторым 95 и третьим 96 входами.

Влок 71 выявления нуля (фиг. 4/ содержит группу элементов НЕ 97, элемент Н 98 и элемент НЕ 99.

Узел 93 .выявления переносов

Сфиг. 5) содержит элементы И 100 .103.

Система работает следующим образом.

Рассмотрим функциональную микропрограмму 1 команды суьмирования двоично-десятичных кодов.

Иикропрограмма 1.

Начало:

И1С Р77): =CH (A)7/, А=У а: 1)

/ Считывание из накопйтеля устройства 1 1-го операнда по адресу, посту-. пающему через мультиплексор 17 с выхода 12 регистра 8 команд, и запись его в регистр 77. «М./ 65

М2.

/y Считывание из накопителя устройства 1 2-го операнда по адресу, поступающему через мультиплексор 17. с выхода 13 регистра 8 команд, и. ,запись его в регистр 78. +/

X3 ° P77Dj) -=: y« 9Уя 9Р„=, t-t 0

4P671):= P4j, 3 1р г

/+ Выполнение 3-местной логической операции вычисления двоичной суммы

Sgg по значениям аргументов Х =

=(.. ° +, . ) H Х (Qp > . ° °, gg) поступающим из регистров 77 и 78, а также слову переносов Р=(Р, ° ° ° Р ), поступающему с выходов 62 узлов 93 выявления переносов (фиг. 2 и 3); запись двоичной суммы Sett в регистр

77; запись значений переносов "Р4 иэ каждого 4-го разряда устройства

1 (фиг. 2) в регистры 67 М/.

М4. < P78>: =0, 0=П о П . 1 .. oG<

3"

I1j F<(t4> Я 8)), j=t .r.

Определяется слово дополнительных переносов в соответствии с правилами десятичной арифметики и записывается в регистр 78. Для этого в каждом блоке 52 из четырех разрядов устройства 1 реализуется пятиместная логическая функция F результат 0 получается на выходах 61 и через коммутатор 83 записывается в регистр 78 со сдвигом (циклическими на один разряд влево. На выходе блока 71 выявления нуля формируется сигнал Y6,: Y6 = 1, если +P78) =0;

Уб = О, если < Р78) фО. По сигналу YC выполняется условный переход с помощью счетчика 33 микрокоманд. % /

И5. < Р77):=F„(P+>,Ù, j=t,,:r, На ИЗ.

Корректировка суммы Spttfto -правилам десятичной арифметики путем реализации пятимЕстных логических функций F независимо в каждом блоке 52. Скорректированная частичная сумма QSj =Р1 (Р,Sand),, = 1 г записывается в регистр -77. В регистре

78 находится слово дополнительных переносов П, полученное при.выполнении микрокоманды М4. Выполняется переход к микрокоманде МЗ. Таким образом, реализуетоя послеДоватеЛьный принцип распространения переносов П иэ десятичных разрядов. Процесс заканчивается, когда слово переносов станет равным нулю.

N6. <Р78):=F (,S tt)), j= 1р r

/y Корректировка суммй 5дьпо правилам десятичной арифметики. Результат записывается в регистр 78М/ ;7.<Н A}):=а 78>, A=Y .

/ - Запись результата в ячейку накопителя устройства 1 по адресу, код которого поступает с выхода 13 регистра 8 команд. +/

Конец.

В микропрограмме обозначено:(Р.7 содержимое t-го регистра (i — номер позиции на фиг. 1 - 3), CH(A}7 - со1027731 держимое ячейки накопителя устройства 1 по адресу A.

При выполнении микропрограмм 1 блоком 32 микропрограммного управления формируются следующие послед >вательности управляющих сигналов.

N1 ° У41127: 1) =4)ОО 0000 рО о0 o00 е Îo 01

00»0 0 00оО< 1o01o 010, При этом Х. 7:1) =0000000, 0@0, Оуд О > 0 6 00, О О О, Ugg = 01 >>оО =>О

066 О, U> О, V9 00 > U8 0$ U 10, 010, = 010.

Эти управляющие сигналы в соответствии с рассмотренными выше алгоритмами работы операционных бло ков обеспечивают выполнения функцио- 15 нальной микрокоманды N1 и запись в счетчик 33 микрокоманд по входу 34 адреса следующей микрокоманды М2.

М2. У41 (27: Ц =0000000oO оОо 00о Оо 10

ОоОоОоО оОО о1о О о01о 010. 2ц

При этом Х = 0000000, 027 О, 0 6 О, lJ<6 >

066 *О, 09 = 0 > Одю О, УР * 00, Ug

ОР=О, u„4=01, U„= 010. Управляющие сигналы обеспечивают выполнение микрокоманды N2 и эаПись в счетчик 33 адреса следующей микрокоманды МЗ.

У P7-.Q =0011000 0-0-00 0-11 1

О о1 о1о 00оОо1о 01oOIO.

При этом + =0011000 и<7 0 Ц

Ц =.00, >09 "-О, 0 =1,О„=СИ, 03. «010

Управляющие сигналы обеспечивают 35 выполнение микрокоманды МЗ и запись . в счетчик 33 адреса следующей микро команды М4.

М4 ° У Р7й13 =0100000oOy1o00oOo11o оОо1 Оо0»01о1о Оо 01о110 4Р

При этом Х<< =0100000," Ц «О, ц

Ц б- О,О„О=0,Ц(=11,06 =О,U =1,Ц =0

9 66 9Q.

Ц9„-0 ЦЕ Ä U8 =О и -0, U -«0 управляющие сигналы обеспечивают 45 выполнение микрокоманды М4. В счетчнк

33 адреса микрокоманд записывается адрес 5-й микрокоманды; Если

Полученный код соответствует адресу микрокоманды М5.

М5, У4 p7: Q =0000000oOoOo00o Оо Оо11о оО о1о ОоОо ООо Оо1о 01о010.

При этом Q@ =0000000> 047«Î,у >6«0 .u„=00 Ц„го О В Ч1 uá,=o U6 =АЦ9 =0

10 18 69 66 9й

Управляющие сигналы обеспечивают 60 выполнение микрокоманды М5 и запись в счетчик 33 адреса микрокоманды

МЗ по входу 34.

Мб ° У4 27 1) =0000000> 0»0 00 Оо11о: оОо1оОоОоООоОоОо11о 010» 65

ПрИ ЭТОМ Х -0000000> Ugy«0(J 6т0

Ц76-00> и®0- О, Ц 8--40> 069 -О, Об = О, 09 = 0

Ц9 =0, Ц 84=00, Ц g=A ЦР«0> uy4=-«> Ц 0 0

Управляющие сигналы 6беспечивают выполнение Микрокоманды Мб и запись в счетчик 33 адреса микрокоманды М7 по входу 34.

М7. У (27: Q =0000000oOoОоООоОо10о оО о Оо О оО оООоОо О о11о 010.

При этом Х .> =0000000,0<„-0 ц 0

76 00> „,0=0, 0 8« /0,06 =0,Ц66 82 0

U9< = 0> 084- 00, Ц 1 =0 > 0 8 - 0, ЦЦ «> 0>, =ОМО

Управляющие сигналы обеспечивают выполнение микрокоманды М7 и запись в счетчик 33 по входу 34 адреса следующей микрокоманды, обеспечивающий считывание из накопителя устрой . ,ства 1 следующей команды выполняемой программ.

В микропрограмме 1 реализуется последовательный принцип распростра кения переносов П из десятичных ,разрядов. В худшем случае цикл из микрокоманд МЗ, М4, М5 повторяется

r раз. В среднем, согласно известной оценки.Дж, фон Неймана,он повторяется 1о9 r раз. для выйолнения вычитания десятичных чисел выполняется суммирование ,прямого кода уменьшаемого с обратным десятичным кодом вычитаемого и ,.прибавлением циклического переноса из и-го разряда, для чего используется связь выхода 62 n-ro разряда с входом 56 1-го разряда устройства

1 (фиг. 2). Обратный десятичный код получается таблично реализацией.пятиместных логических функций F>(0,$д4))

J1 r в r блоках 52 f ôèã. 2) устрой", ства 1. Старший (r.-й) десятичный разряд Устройства 1 (или -й двоичный) может быть использован как знаковый:код У (n!(и- .Я=1001 соответствует знаку "-" код Yq (n:(n-3))=

=0000 соответствует знаку "+". Отрицательные десятичные числа хранятся в обратном коде.

С учетом изложенного операций вы читания двоично-десятичных кодов может быть представлена следующей ййкройрограммой-.

Микропрограмма 2.

Начало:

N1CP787: =(H(A)>

A =.Cy>oX>< = 0» .. 0,< Н (И> =О,..., О.

iP677:=Р =*О, J 1,r ,/W Считывание -из ячейки-накоцителя устройства 1 по адресу A--O...О константы 0......0 (см.табл. 1 функции ($дз, Р ) и табл. 2) и запись ее в регистр 78.

При этом на выходах 62 всех блоков 53 хранения и преобразования информации устанавливаются нули. 3апись нулей в одноразрядные регистры 67. «/

1027731

И2» < Р787:"-с.Н(А) Ъ, А=<У1р

/А Считывание из накопителя устройства 1 уменьшаемого по адресу, поступающему через мультиплексор 17 с выхода 12 регистра 8 команд, и запись его в регистр 78.+>

МЗ. C Р77>: =(Н(А)2, А=< зй

Считывание из накопителя устройства 1 вычитаемого по адресу, поступающему из мультиплексор 17 с выхода 13 регистра 8 команд, и запись его в регистр 77. 2

М4. (Р77):=(Fy (Хо49 5:11 ) )j, o (Fy (Х6,4,.>).5»13) ) .

/ Получение .обратного десятичного . кода от содержимого регистра 77 (вы читаемого) и запись результата в регистр 77. С этой целью в блоках

52 (фиг. 2) независимо реализуются пятиместные логические Функции Г от аргументов, которые поступают с вйходов 59 блока .53 и регистра 67, при этом с выходов регистров 67 поступают нули.

М5 ° с Р77 Ц2:= х -@х,- Р-, 11,n с Р67 ): =Р4, j 1, r .

/ФРеализация трехместных логических Функций > Ь„;, х,,Р. ) в каждом из М1,п разрядов. Аргументы

Х (х „... х+, ), Х = Q» х ) поступают с выходов регистров 77 и 78

Р=(Р„...Р ) — с выходов 62 узлов 93 выявление переносов. Эта операция соответствует выполнению суммирования кодов Х и Х по правилам двоичной арифметики. Сумма $, записыва- ется в регистр 77. Значение переносов Р4 из каждого 4-го разряда уст-. ройства 1 записываются в регистры

67. l

М6» <Р78> =D D=I1juП< , Пj =F (Р бдь ) > J=1» > .

Если л, Р78 =0, "то" на МЗ, "ИНАЧЕ" на М7. " Определяется слово дополнктельных переносов в соответствии с правилами десятичной арифметики и записывается в регистр 78. Для этогов каждом блоке 52 реализуется пятиместная логическая функция F<(P+> S> ), Результат Э со сдвигом (циклическим) на один разряд влево записыва.ется в регистр 78. На выходе блока

71 выявления нуля формируется сигнал Y6 Y6 1, если «<Р78> =О, Y6 = О, если (Р78240. По сигналу" У . выполняется условный переход.+/

М7, СР772.:=Fe 4 ) . е S 8J.) j 1э r>, на М5

М8.-<Р781:=Г (P4 - S И,.-) ° J 1

/ Корректировка суммы 1 а по правилам десятичной арифметики. Резуль- тат записывается в регистр 78./

М9 ° <Н(А)7 =СР78>, А=У<>о, / Запись результата (разйости2 в ячейку накопителя устройства 1 но адресу, код которого поступает с выхода 13 регистра 8 команд../

Конец.

При выполнении микропрограммы 2 блоком 32 микропрограммного управ- ления формируются следующие последо- вательности управляющих сигналов.

М1 ° Y 27й1 =0000000оОоОоООоОо11о1 о Оо Оо Оо ООо1о 0о 01о 010.

При . этом Х -0OOOOOO „0<,,- p,U =0

Ugg 00 010 0< 0 8=9< 0 9 <> U66 О< 09g=0

09„0<084=00 08 =< U8 =0< U. о(И> 0 .=0 0

Я М2. Y+27 г 13 0000000о О аОоООо OeO J>> оОоОо0о0о 00о 1о Оо 01о010, При этом Х р =57:13=0000000,099оО, I

U26%Plu16=00t U1p=0,0„8 О1 06 "О 66 09ГО>

084 00 08 =4> 08>-0 Uq4=03<0 У ЯО

МЗ. Y (27: Я =0000060o Оо О оооо Оо 10 о .Оо Oo Oo Oo OOо Оо1îO1o О1О;

При этом Qzp:Ц =0000000 Ug7=0

> 6 00<0 0- 0> 018-10<069.=0<066=0> °

30 984-00 U8 0,0р= > О@ "ОЩО<0

N4..У .Ãã7:Я =1ОООООО ОоОоОО. Oo11+oo о1о оо Оо О Оо Оо 1о 01о 010 нри этом х {7:11 =1000000„U<7=0

Ì6 016=0,Ö p 0, 0 8=1 069=00@6= 4

9g О, <-<84 =00< 089 Ц ОР = 1Ц = 01 Ц. а О К>

И5. Y p7йQ =0011000оОоОо00оОо11о о1о0о1 1 ООоОо1о01о 010

4О При этом Хд =0011000, О, =О, 0„=О . Qq=OO< 0ю=О, 018= Н, 069 066 0 092

091 4,084=00 082=0 цр=1 0М=0,0 о01О

М6. Y (27:lj=0100000o 00о Оо11о

45 о Оо1о Оо Оо 01о 1о Оо 01о 110 °

При этом Хоо =0100000,0 =0,0<6=4

00<010-0<0 8-М< 069= 0, 066 0И

Ugq О< 084=01> 08 =1<08 >

N7 Y (27:1) =0000000о ОоОо 00о Оо 11 о 0 о1oo оОо 00о Оо 1о 01о 010 °

При этом Х =0000000,0ц,-о, 0у6 0

=00<0 ????>0 =И<069=0<066-4<09 =

55 9

U =o< 084= 00< 08 -0, 0Р -1<0 4-04< 0 7=010

15 б5

Корректировка Яд8по правилам де<», сятичной арифметики реализацией пятиместных логических функций ,F4 (P4, S g) в каждом блоке 52. Запись скорректированной частичной суммы S ) Fy (P+> Ъй ) ° J1 r в регистр 77 ° Переход к микрокоманде М5. ">

M8. Y . f27 Q =00O000Oo Оо 0о 00 оОо 11 о Оо1о ООо ООо,1 0o01o010»

При этом Хоо = 0000000

u«=00,u„=O,0, =Н,U„=O,U, -<,u, =О

09 =0,08+"-0(2, 08 4< Ug -0< 024- 0»цо>7-Ой

М9. Е27:1) =0000000о ОоОо ooooý10о< обо ООо Оо ООо О» Оо11 010 1027731

М4 Y (27: 1) =0000000opoPo Ооооо гоо

4-+

О О О О OO Î 0-11010.65 При этом Х 9= 0000000,0gg=g,0

016 О, 0fg=O(0f8=4O 069-О,066=O,0 =O = О, 084= 00, 08 -0, 08 "-0,0 = И,0 =О О

74 57

При работе с отрицательнымй числами в двоично-десятичной системе 5 счисления может потребоваться команда получения обратного десятичного кода. Для выполнения такой команды в предлагаемом устройстве может быть использована следующая микропрограмма.

Микропрограмма 3.

Начало.

M1. < P78>: =<0(A)) A=C< oХ .=0... 0, < Р677:=Р4 =О, . ) =.-1, г. 15

/Считывание из нулевой ячейки накопителя устройства константы "О" и запись ее в регистр 78. При этом на выходах 62 всех блоков 53 устанавливаются нули. Запись нулевой в регист-7п ры 67./

М2 . (P 77>: =< Н (A) ) ° А= Ygg

/ Считывание из накопителя устройства 1 операнда по адресу, поступаю" щему через мультиплексор 17 с выхода 25

12 регистра 8 команд, и запись его u регистр 77./

МЗ. с Р78>:=(F (Х 4@:1) ) ) o ° ° о

Т (Хь4,qL"3 13 ) )

/ Получение обратного десятичного кода от содержимого регистра 77 и запись результата в регистр 78.

При этом в каждом из j 6 1,r блокоВ

52 реализуется пятиместная логическая функция F (Х64, j ) /

М4. (Н (А)): = (P78>, A=Y<

/Запись полученного в регистре 78 кода в ячейку накопителя по адресу, поступающему с выхода 13 регистра команд.,/

Конец. 40

При выполнении микропрограммы 3 блоком 32 микропрограммного управления формируется следующая последова тель ность управляющих сигналов.

М.1 Y Е27:Q =0000000оОо Оо00о Оо ".1 45 о 1 1о гоооОоое 0 Оого ОО01О 01 О

При этом Х 7:1) =0000000, Ц7=0

0 =0) 0„-оо, 0„=0,,8 1 (,06,= (, 066=0, 0 =О, 0„= О, 084=00 08 -1,0gf-0074-0(057-0 0 ,,50

М2. у„(27. 11 =0000000о Оооо 00о Ооо& ооо0o0 Ооооо Оо1о01о010.

При этом Я7: 1) =0000000,0 7=0.0о -О

0,,6--00,0„,= 0 0„,- О(, 06У--О,0,6=0,09 =О 0 1=0,084=00, 089=0, 081"- (074= 0(, 0 7 =0(0 55

МЗ ° Y P7! 1) =10000000о Оо Оо Ооо Оо11 о О 1 ОоОо Ооо o Оо 01о 010.

При этом Х (7:1g = 1000000 0 7=0, ц =0,0 =00,Ufo-0, Uf8 Н,06У=0,06 =

Щ 16 О

ОЩ О 0 =D>084=00 08 (,08„-0,0 "СИ0. 010

При этом Х а7 1 =0U00000 0 =0,0 -О

I Uf6= O, 0fp=0 084 (О, 069-0,066=0,0 =0,0 „--0, 084=00,08 = 0, U8fo0, 074 1(, 0З =0 0

Рассмотрим режимы работы устройства 1 хранения и преобразования информации (фиг. 2) °

1. Считывание слова по адресу, подаваемому на вход 2. При этом

0390 1) - 0 066о Ц С8 41 00 055(8 4)

Код (j 6 (8:1) соответствует 3-му режиму работы блока 53 (фиг. 3):

О Ж".(=0gg 0 „084С2.:")Ugg 08„0740 :О

=о-о-0 4Ы. 3 0 .0, 01. При этом адрес А, поступающий на вход 73 одноразрядных блоков памяти 72, соответствует коду.

A=X (in: 1) =Х jm: 1.

Код слова, считанного из накопителя по адресу А, поступает на выходы 61 (фиг. 2 и 3), а также может быть записан в регистр 77 при 9@=1, а также в регистр 78 (при9 д = 1 ) без сдвига (U =OO), со сдвигом вле во (()8 = 01) или вправо ((3@,=- 10)., Причем, если Q< =О,Ц . =О, то выполняется арифметйческйй сдвиг, а если

Ц 6 = 1, Ц = 1 — циклический.

2. Запись слова из регистра 78 (фиг. 3) в накопитель по адресу A =

= Х (фиг. 2) . При этом

j U L

Код () (3: Q соотвегствует 4-му режиму работы блока 53 (фиг 3 : () 18:(1=0„- и,„ОВ41 :12 ОВ 08" 074

"-.0000001 (3. Реализация поразрядйых двухместных логических .функций. При этом

Uo ufo:

Код (j LS: 1) соответствует 5-му

55 режиму. работы блока 53 (фиг. 3):

055 8 ° 1) 09 091 094 1) 0Щ 08 1 )4 1 . 3 ,. =040O< 0 < . °

Аргументы реализуемой функции находятся в регистрах 77 и 78. Результат записывается в регистр 78.

Код на входе 2 (фиг. 2) Х :3) соответствует адресу сегмента накопителя из четырех ячеек с таблицей реализуемой двухместной логической .функции..

4. Суммирование двух чисел в двоичной системе счисления с использованием схемы сквозного переноса.

При этом:

0)CfO:13=U@qoU66o0 5 t8:1«J=0

Кодф 8:1J соответствует 6-му режиму работы блока 53

05558:13= Upgo Uq o 084(:1joUo08

- = 1 (001001

Слагаемые преДварительно записываются в регистры 77 и 78 в 1-м режи13

1027731

-8 .Содержание этих операций поясняет таблица 1, в которой приняты обозна чения R - -результат суммирования двух бднораэрядных десятичных чисел

Р - перенос из 4-ro двоичного разряда при сложении двоично-десятичных кодов по правилам двоичного сум" мирования, S — сумма, получаемая в

4-х двоичных разрядах при двоичном сложении двух одноразрядных десятичных чисел, представленных в двоично-десятичном коде, и выра- 60 женная в десятичном коде, 5д8

= (S4 S> 5 S< ) - сумма 5, выраженная в двоичном коде, П вЂ” перенос из десятичного разряда, дополняющий перенос Р1, полученный при дво- 65

Ф ме работы устройства 1, Сра