Устройство для контроля интегральных схем

Устройство для контроля интегральных схем

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ИНТЕГРАЛЬНЫХ СХЕМ, содержащее эталонную интегральную схему, выходы которой подключены к первым вхрдам блока сравнения, вторые входы .которого соединены с первыми выходами блока буферных элементов и .с. первыми входами дешифратора, блока индикации и селектора состояний, вторые входы которого подключены к вторым выходам блока буферных . элементов и вторым; входам дешифратора и блокаинд|1кации, третьи входы которого соединены с выходами блока сравнения и с третьими входами депшфратора, четвертыми .входами подключенного к вьЬсодам селектора состояний, отличающ е е с я тем, что, с целью .расширения функциональных возможностей устройства, в него введены и второй регистры и блок элемен тов И-НЕ, первые входы которого соединены с вторыми выходами блока , буферннх элементов, вторые вхо (Л ды - с выходами первого регистра :третьи входы с выходами второго с регистра, а выходы - с входами эталонной интегральной схемы. to :о о

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) 3(511 а 05 в 23/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ. И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3347208/18-24 (22) 20.10.81 (46) 15.07. 83. Бюл. 9 26 (72). A.Ï.Рындыч, Н.А.Угнивенок, A.A.Ôèëèïïîâè÷, О.П.Архипов и В.И.Грунин (71) Специальное конструкторское технологическое бюро управлякщих вычислительных комплексов (53) 681.32.001(088..8) (56) 1. Патент CPlA Ф 3833853, кл. 324-73, опублик. 1974..

2. Авторское свидетельство СССР

9 .553618, кл. G 06 F 11/00, 197.5 .,(прототип).

:(54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ИНТЕГРАЛЬНЫХ СХЕМ, содержащее эталонную.интегральную схему,. выходы которой подключены к первым вхо= дам блока сравнения, вторые входы ,которого соединены с первыми выходами блока буферных элементов и с первыми входами дешифратора, блока индикации и селектора состояний, вторые входы которого подключены к вторым выходам блока буферных . элементов и вторьм;входам дешифратора и блока. индикации, третьи входы которого соединены с выходами блока сравнения и с третьими входами дешифратора, четвертыми входами подключенного к выходам селектора состояний, о т л и ч а ющ е е с я тем, что, с целую . расширения функциональных возможностей устройства, в него введены пер-, вый и второй регистры и блок элемен» тов И-НЕ, первые входы которого соединены с вторыми выходами блока буферных элементов, вторые входы -.с выходами первого регистра, третьи входы с выходами второго регистра, а выходы - с входами эталонной интегральной схемы.

1029146

Изобретение относится к вычислительной технике, в. частности к средствам контроля цифровых модулей, и может быть использовано для целей функциональной проверки.и диаг-! ностики неисправностей средств вычислительной техники и автоматики и процессе их производства и технического обслуживания.

Известно устройство для контроля интегральных схем, содержащее эталон ц ную интегральную схему, входы которой подключены к выходам буферных элемен тон, блок сравнения, соединенный с выходами буферных элементов и эталонной интегральной схемы, блок инди 15 кации, соединенный входами с выхода- ми буферных элементов.и блока .сравнения t1) .

Недостатком этого устройства является отсутствие возможности останона выдачи текста на том наборе,2О н::<котором обнаружено несравнение сигналов обеих схем или останова при возникновении ожидаемой комбина.ции сигналон на выводах контролируеIMoA схемы. 25

Наиболее близким к изобретению является устройство для контроля интегральных схем, содержащее эталонную интегральную схему, выходы которой подключены к первым входам блока с ЗО сравнения, вторые..входы которой соединены с первыми выходами буферных эле- ментов и первыми входами дешифратора блока индикации и селектора состояний вторые входы селектора состоя-35 ний соединены с вторыми выходами * буферных элементов, вторыми входами блока индикации и вторыми входами дешифратора, третьи входы которого соединены с выходами блока сравнеяи 4П ния и третьими входами блока индикации, четвертый вход деиэ1фратора соединен с выходом селектора состояний, выход дешифратора соединен с выходом устройства, первые входы которого соединены с входами буферных элементов (2),, Недостатком изйестного устройства являются!..ограниченные функциональные возможности.

В устройствах цифровой вычислительной техники часто встречаетая применение последовательностных интегральных микросхем таким образом, что выводы начальной установки этих микросхем. не исгользуются

55 или в схеме устройства используются микросхемы, у которых эти входы вообще Отсутствуют.

При проверке блоков этих, устройств после выдачи питания на 60 проверяюмую и эталонную интегральные микросхемы они мох®т установиться в различные состояния. Вследствие этогб исключается воэможность проВерки блОкОВ с пОмОщью устройству 65

1 использующих принцип сравнения выходных сигналов микросхем без предвари-. тельной установки этих микросхем в идентичные состояния. Однако в известном устройстве контроля отсутствует возможность такой установки., К недостаткам устройства следует отнести также низкую производительно ность при анализе качества и полноты теста путем наблюдения состояния выводов контролируемой и эталонной микросхем, проводимое после останова выдачи теста на каждом наборе, т.е. н шаговом режиме. В условиях промышленного производства средств цифровой вычислительной техники при разработке контрольных тестов для проверки цифровых блокон широкой и чистоизменяющейся номенклатуры этот фактор может быть решающим при выборе контрольного оборудования для анализа тестов.

Предлагаемое устройство в значительной мере устраняет. недостатки изнестных устройств.

Целью изобретения является расширение функциональных возможностей устройства.

Поставленная цель достигается тем, .что в устройство для контроля интегральных схем, содержащее эталонную интегральную схему, выходы которой подключены к первым входам блока сравнения, вторые входы которого соединены с первыми выходами блока буферных элементов и пер" ными входами дешифратора, блока ин- дикации и селектора состояний, вторые входы которого подключены к вторым выходам блока буферных элементов и.к вторым входам дешифратора и блока индикации, третьи входы которого соединены с выходами блока сравнения и с третьими входами дешифратора, четвертыми входами подключенного -к выходам селектора состояний, введены первый и второй регистры и блок элементов И-НЕ, первые входы которого соединены с вто-. рыми выходами блока буферных элементов, вторые входы. — с выходами пер-. вого регистра, третьи входы — с вы-. ходами второго регистра, а выходы — . с входами эталонной интегральной схемы.

На чертеже представлена блоксхема предлагаемого устройства..

Устройство .содержит связанный с входами 1 и. 2.устройства блок . буферных элементов З,.входы 4 и 5 устройства, связанные с .вторым регистром 7., блок .8 элементов И-HE эталонную интегральную. схему 9, блоК 10 сравнения, блок 11 индикации, селектор 12 состояний,. дешифратор 13.

Устройстно работает следующим образом.

3 1029146

Входы 1 и 2 устройства подключаются к выводам выбранной интегральной схемы цифрового блока и к входам этого блока прикладывается тест, вырабатываемый некоторым внешним устройством задания тестов. 5

Сигналы, возникающие на входах контролируемой интегральной схемы

s каждом такте теста поступают на входы 1 устройства и через элементы блока 3 на входы блока 8. 10

В зависимости от состояния разрядов регистра 6 блок 8 коммутирует на вход эталонной интегральной схемы 9 сигналы с соответствующих этим разрядам выходов блока 3 или выходов регистра 7. Выходные сигналы контролируемой интегральной схемы через входы 2.устройства и блока 3 передаются в блок сравнения 10, который производит срав-. нение этих сигналов с выходными сигналами эталонной интегральной схемы 9 и выдает сигнал о результа.тах сравнения на один из входов дешифратора 13.

С выходов блока 3 сигналы поступают также на входы селектора 12, который производит сопоставление их значений с значениями, установлен" ными в нем предварительно, и при сов-. падении выдает сигнал на вход дешифр=.З0 ратора 13. Кроме этого сигнала и сигнала блока 10 сравнения в дешифра. тор 13 поступают также сигналы с выходов блока 3, отражающие результат проверки сигналов контролируемой 35 интегральной схемы на отклонение от допустимых значений потенциалов 1 и 0 . Дешифратор 13 анализирует в каждом такте теста значе ния всех указанных сигналов и при 4р наличии .условий вырабатывает сигнал останова выдачи теста.

Условиями останова могут быть отклонение сигналов на выводах контро-.: лируемой интегральной схемы .за пре- 45 делы областей потенциалов 1 и 0, несовпадение логических значений выходных сигналов контролируемой и эталонной интегральных схем, совпадение логических значений сигналов. на выводах контролируемой интегральной микросхемы с значениями, предварительно заданными в селек- торе 12.

При каждом из указанных условий блок . 11 обеспечивает индикацию ло- гических.значений сигналов выводов контролируемой интегральной схемы, результатов сравнения ее выходов и выходов. эталонной схемы,. результатов .допускового контроля. 60

При контроле с помощью предлагаемого устройства цифровых блоков с последовательностными интегральными микросхемами и при отсутствии у этих микросхем входов начальной 65 установки или применении микроСхем без использования входов начальной установки устройство осуществляет остаиов выдачи теста по завершению начальной установки проверяе" мой микросхемы. Останов происходйт при сравнении логических значений сигналов на выводах этой микросхемы со значениями, записанными в селектор 12. Затем с входа 4 устройства в регистр 6 заносится информация, определяющая прохождение информации от регистра 7 на те выводы эталонной схемы, воздействуя на которые определенным тестом можно привести эталонную схему в состояние, идентичное проверяемой.

Занесение этого теста в регистр

7 осуществляется через вход 5 устройства. Достижение идентичного состояния эталонной и проверяемой схем фиксируется блоком 10 и регист рируется блоком 11, после чего осуществляется запись информации с входа 4 устройства в регистр 6 для осуществления коммутации выходов буферных элементов блока 3 через блок

8 на входы эталонной схемы 9. Затем начинается выдача теста с набора, на котором осуществлен останов.

При проверке качества теста методу< дом моделирования неисправностей в регистр 6.производится запись инфор-.. мации, коммутирующей через блок 8 на исследуемый вывод (или выводы) эталонной интегральной схемы 9 соответствующий ей выход (или выходы) регистра 7. Затем в этот разряд (или разряды} регистра 7 заносится в зависимости от моделируемой неисправности постоянная 1 или 0 .

Если тест позволяет обнаруживать смоделированную неисправность то блок 10 фиксирует несравнение реакпий эталонной микросхемы"9 и проверяемой, о чем выдает информацию в блок 11 и сигнал останова в дешифратор.

Если при моделировании неисправ с ности несравнение не наступает, этот факт говорит об отсутствии полноты теста. Тест считается некачественным и тоебчющим доработки.

В тех случаях когда при включении питания микросхемы установились в различные состояния, введение регистра 7, регистра 6 и блока 8 позволяет установить эталонную схему 9 путем выдачи на нее определенного теста в состояние, идентичное проверяемой, и тем самым исключить случаи ложной браковки интегральных микросхем при контроле цифровых объектов.

При проверке качества теста введение перечисленных признаков в устройство позволяет повысить произво- .

1029146

Составитель Е.Ворсобина Редактор A.Гулько. . Техред С.Мигунова . КорректорО.Билак

Ю Ф. Ф Ю

Заказ.. 4977/45 ......... Тираж . 87.4 . ..Подписное

ВНИИПИ Государственного комитета СССР по делам. изобретений.и открытий

113035, .Москва, E-.35, Раушская наб, д. 4/5

Филиал.ППП . . .Патент .,.г. Ужгород,.ул..Проектная, 4 дительность проверки путем моделирования одиночных и груповых неисп равностей go выводам эталонной микросхемы,.при этом проверка теста производится в автоматическом режиме.

Расширение класса контролируемых объектов и Повышение производительности при проверке качества теста устройством с применением изобретения. позволяет получить значительный экономический эФФект.