Устройство для контроля многоразрядных блоков памяти

Устройство для контроля многоразрядных блоков памяти

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„„1030854

3(5ц G 11 С 29/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И GTHPbITPQ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ":-,;::,., 3 Н ABTOPCKO1VIY СВИДЕТЕЛЬСТВУ (21) 3405049/18-24 (22) 02.03.82 (46) 23.07.83.Бюл. N 27 (72) В.А.Ваняшев„ Н.С.Листаров и Ю.А,Иякиньков (53) 681..327(088.8) (56) 1, Авторское свидетельство СССР и 526954, кл. G ll С 29/00,1974.

2. Авторское свидетельство СССР

М 494770, кл. G 11 С 29/00, 1974 (прототип).

I ©

CO

Ю

QO

Сл ьф (54) (57) УСТРОйСтВО ДЛЯ КОНТРОЛЯ

МНОГОРАЗРЯДНЫХ БЛОКОВ ПАИЯТИ, содержащее первый счетчик импульсов, первый триггер и схему сравнения, о тл и ч-а ю щ е е с я тем, что, с целью IlOBbIUIBHHR надежности устройст ва, в него введены вторбй и третий счетчики импульсов, второй триггер, группа элементов И, rpynna элементов

ИЛИ, группа счетчиков импульсов, элемент И, элемент ИЛИ-НЕ и элемент, ИЛИ, причем выходы первого счетчика импульсов подключены к. первым входам элементов ИЛИ группы, вторые входы которых соединены с выходами элементов И группы, первые входы которых подключены к выходам. второго счетчика импульсов, первый и второй входы элемента ИЛИ соединены соответственно с выходом элемента И и с одним из выходов второго счетчика импульсов и входом первого триггера, выход которого подключен к первому входу элемента И, второй вход которого соединен с инверсным выходом второго триггера и вторыми входами. элементов

И группы, третий вход элемента ИЛИ подключен к одному иэ выходов первого . счетчика импульсов H входу третьего счетчика импульсов, выходы которого соединены с входами элемента ИЛИ-HE выход которого подключен к управляющему входу второго счетчика импульсов, управляющий вход первого счетчика импульсов соединен с прямым выходом второго триггера, входы схемы З сравнения подключены к выходам. счетчиков импульсов группы, входы которых, выходы элементов ИЛИ группы, прямой и инверсный выходы второго триггера являются соответственно кон- Я трольными входами, адресными выходами, выходом считывания и выходом записи устройства, информационными выходами которого являются выходы третьего счетчика импульсов, а третий. вход элемента И и счетные входы первого и .второго счетчиков импульсов объединены и являются вхо дом обращения устройства.

1030854

Изобретение относится к вычислительной технике и может использоваться, в частности, для контроля многоразрядных оперативных за= поминающих устройств(ОЗУ ). 5

Известно устройство для контроля многоразрядных блоков памяти, в котором выполняется контроль как по адресам (в тесте "бегающая "1" и "Он) так и по разрядам (в тесте "шахмат- Ю ный контроль") 1

Недостатками этого устройства являются сложность и невысокая надежность.

Наиболее близким техническим ре- 15 шением к изобретению является устройство для контроля многоразрядных блоков памяти, содержащее счетчик адреса, подключенный к одному из входов схемы сравнения, и счетный 20 триггер (2 ).

Недостатком известного устройст" ва, является то, что применяемый в нем тест "адресный дождь" не обеспечивает полную проверку блоков памяти, 25 так как контроль производится при вполне конкретной информации, а именно, в каждом адресе информация соответствует прямому или обратному коду самого адреса, при этом в любом адресе не проверяется связь между разря-. дами, в которых записана одинаковая информация, и не проверяются перекрестные связи между ячейками (связи каждой ячейки любого разряда с ячейками.других разрядов по всем адре35 сам ), что снижает надежность устройства

Целью изобретения является повы шение надежности устройства.

Поставленная цель достигается тем, что в устройство для контроля многоразрядных блоков памяти, содержащее первый счетчик импульсов, первый триггер и схему сравнения Введены вто 45 рой и третий счетчики импульсов, второй триггер, группа элемейтов И группа элементов ИЛИ, группа счетчиков импульсов, элемент И, элемент

ИЛИ-НЕ и элемент ИЛИ, причем выходы первого счетчика импульсов подключены к первым входам элементов ИЛИ групзпы, вторые входы которых соединены с выходами элементов И группы, первые входы которых подключены к выходам второго счетчика импульсов, первый 55 и второй входы элемента ИЛИ соединены соответственно с выходом элемента И и с одним из выходов второго счетчика импульсов и входом первого триггера, выход которого подключен к первому входу элемент И, второй вход которого соединен с инверсным выходом второго триггера и вторыми входами элементов И группы, третий вход элемента ИЛИ подключен к одному из выходов первого счетчика импульсов и входу третьего счетчика импульсов

t выходы которого соединены с входами элемента ИЛИ-НЕ, выход которого. подключен к управляющему входу второго счетчика импульсов, управляющий вход первого счетчика импуль-. сов соединен с прямым выходом второго триггера, входы схемы сравнения подключены к выходам счетчиков импульсов .группы, входы которых,: выходы элементов ИЛИ .группы, прямой и инверсный выходы второго триггера являются соответственно контрольными входами, адресными выходами, выходом считывания и выходом записи устройства, информационными выходами которого являются выходы третьего счетчика импульсов, а третий вход элемента И и счетные входы первого и второго счетчиков импульсов объединены и являются входом обращения устройства.

На чертеже представлена функциональная схема предложенного устройства.

Устройство содержит первый 1 и второй 2 счетчики импульсов, первый 3, второй Й триггеры, третий 5 счетчик импульсов, группу элементов И 6, группу элементов ИЛИ 7.

На чертеже показан проверяемый блок 8 памяти.

Устройство содержит также группу счетчиков 9 импульсов, схему 10 сравнения, элемент ИЛИ-НЕ 11, элемент

И 12 и элемент ИЛИ 13. На чертеже обозначен вход 14 обращения устройства.

Каждый счетчик 9 группы имеет (m-1) разрядов, (где m)1.- разряд-. ность накопителя в проверяемом бло-. ке 8 памяти ), число счетчиков 9 груп. пы равно m.

Устройство работает следующим образом.

Перед началом работы счетчики 1,2, 5,9 и триггеры 3 и 4 должны быть установлены в состояние "0". При этом на выходах счетчика 5 (нанииФормационных входах блока 8 памяти ) устанавливаются "нули", в результа1030854

3 те чего на выходе. элемента ИЛИ-НЕ 11 появляется сигнал "1", разрешающий работу счетчика 2. С прямого выхода триггера 4 на управляющий вход счетчика 1 поступает сигнал "0", блокирующий его работу. С инверсного выхода триггера 4 поступает сигнал "1", задающий режим "Запись" в блоке 8 памяти и разрешающий поступление адресов на его входы со счет- !О чика 2 через элементы И 6. На выходе триггера 3 устанавливается сигнал "0", блокирующий работу элемента И 12.

Особенностью работы устройства !5 является то, что счетчики 1, 2 и 5 и триггеры 3 и 4 при воздействии сигнала "1" по счетному входу переключаются по окончании этого сигнала .(по его спаду ). 20

Рассмотрим работу устройства по циклам. Первый цикл: запись и считывание "0" по всему массиву блока

8 памяти. Устройство работает при поступлении сигналов "Обращение" на вход 14. При воздействии этих сигналов счетчик 2 обеспечивает эа и тактов (где М 3 1 - целое число ) перебор всех адресов в блоке 8 памяти (адреса поступают через элементы И 6 30 и ИЛИ 7), Счетчик при этом не влияет на выборку адресов в блоке 8, так как íà его выходах удерживаются "ну-. ли". За и тактов будут записаны все

"нули", поступающие со счетчика 5.

По окончании й- го такта триггер 3 переключится и на его выходе установится сигнал "1", разрешающий даль" нейшую работу элемента И 12. При этом переключится в состояние "1" и триг- д гер 4, на вход которого с выхода старшего разряда счетчика 2 сигнал поступит через элемент ИЛИ 13; в связи с ,чем на прямом выходе триггера 4 уста-. новится сигнал "11, разрешающий рабо- 4 ту счетчика 1 и задающий режим работы

"Считывание" в блоке 8 памяти. На инверсном выходе триггера .4 установится сигнал: "0" блокирующий работу weментов И 6. Поэтому в последующие и тактов перебор адресов в блоке S na50 мяти осуществляется счетчиком 1. Считанная информация поступает на. входы счетчиков 9. При правильной работе блока 8 памя*и (при считывании "0" пагвсем адресам) состояние счетчиков

9 не изменится.По окончании 2М тактов счетчик 5 переключится в новое состояние и на выходе элемента ИЛИ-НЕ 11 установится сигнал "0", блокирующий работу счетчика 2. Триггер 4 по спаду сигнала. поступающего на его вход со старшего разряда счетчика 1, переключится в состояние "0" и на его инверсном выходе установится сигнал "1",. разрешающий работу элементов И 12, И 6 и задающий режим "Запись" в блоке 8 памяти.

Второй цикл: запись всех кодовых комбинаций по одному адресу и считывание информации по всем разрядам после записи каждой кодовой комбинации.

Начало цикла определяется тактом (2М+1)..При этом адрес поступает со счетчика 2 и в блоке 8 памяти по этому адресу. записывается кодовая комбинация 100...0, .поступающая со счетчика 5.

Сигнал "Обращение" проходит через элементы И 12 и ИЛИ 13 и по спаду переключает триггер 4 в состояние

"1", поэтому с прямого выхода триггера 4 на управляющий вход счетчика 1 поступит сигнал "1 В последующие такты происходит считывание информации по всем адресам. По окон» чаныи (2й+1+ М) (3й+1) тактов счетчик 5 переключится в состояние 010..

О, а триггер 4 - в состояние "0", задавая режим "Запись e блоке 8 памяти.

Во время (3N+2) такта произойдет запись новой кодовой комбинации (0.10...0) по тому же адресу, а по окончании этого такта триггер 4 вновь переключится в состояние "i и снова установится режим "Считыва" ние" информации по всем адресам, нрторый заканчивается с тактом (4й+2). Далее продолжается чередование режима "Записьн по выбранному адресу и режима "Считывание" по всем адресам.

При. Этом каждый раз происходит запись со счетчика 5 новой кодовой комбинации в блок 8 .памяти и после

2m таких повторений счетчик 5 встанет в свое исходное "нулевое" состояние и ва выходе элемента ИЛИНЕ 11 появится сигнал н!", разрешающий.работу счетчика 2. -Это произойдет по окончании (2M+2 М +2 ) такта. Во время последующего такта в первый адрес, поскольку счетчик 2 .в течение всего такта не меняет своего состояния, будут записаны по всем

030854

5 1 разрядам "0", а по окончании сигнала

"Обращение" счетчик 2 переключится во второе состояние (второй адрес ), а триггер ч установится в состояние

"1" обеспечивая режим "Считывание"

У информации по всем адресам. На этом цикл второй заканчивается.

По окончании цикла как в проверяемом адресе, так и во всех остальных адресах блока 8 памяти будут записаны "нули". Считываемая каждый раэ информация поступает на входы счетчиков 9; состояние которых в зависимости от янформации на входе постоянно меняется. Схема 10 сравнения производит анализ состояния счетчиков 9 в последнем такте второго цикла.

При правильной работе блока 8 памяти в конце цикла счетчики 9 устанавливаются в одинаковые состояния, в результате чего схема 10 сравнения зафиксирует исправность накопителя блока 8 памяти. Это связано с тем, что при переборе всех m-разрядных кодовых комбинаций, общее число которых равняется 2, количество "1" и "0" в каждом разряде одинаковое и составляет :.. Поэтому при пере.счете "1" счетчиками 9, они устанавливаются также в одинаковое состояние.

Далее второй цикл повторяется по каждому адресу. По окончании второго цикла в последнем адресе происходит переключение триггера 3 в состояние "0" и он блокирует работу элемента,И 12. На этом контроль блока 8 памяти заканчивается.

Таким образом, правильность работы блока 8 памяти проверяется при всевозможных кодовых комбинациях по всем разрядам, так как в случае наличия ложной информации в любом адресе и любом разряде в последнем такте проверки по любому адресу счетчики 9 установятся в различные состояния, и схема 10 сравнения зафиксирует неисправность.

При.этом за счет записи. всех кодовых комбинаций по каждому адресу и считывания информации по всем адресам после записи любой кодовой комбинации проверяются также всевозможные ложные связи между адресами и разрядами..

Таким образом,. предложенное устройство контроля по сравнению с известным обеспечивает более полную проверку блоков памяти °

Технико-экономическое преимущество предложенного устройства заключается в более высокой надежности по сравнению с известным. 1030854

Составитель Т.Зайцева

Редактор А.Шандор Техред И.Коштура Корректор Jl.Бокшан

Заказ 5221/52 Тираж 594 Подписное

ВНИИПИ Государственного комитета СССР по делан изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4