Одноразрядный двоичный сумматор на комплементарных мдп- транзисторах

Одноразрядный двоичный сумматор на комплементарных мдп- транзисторах

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(59 4 06 7/

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

AO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ 1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ s orceovv ceN maxsv гр л (211 3426278/18-21 (22) 20.04 ° 82 (46) 07.08.83. Бюл. М 29 (72) С.В.Быков (53) 621.374f088.8}

t56) 1. Патент США М 3767906, кл. 235-175, 1973.

2. RCA С0$//И0$ Integrated circuЫз SSD-203C, 1975, РАТА BOOKS

Series, p.55, f. 5.10. (54) (57 ) ОДНОРАЗРЯДНЫЙ ДВОИЧНЫЙ

СУММАТОР HA КОМПЛЕМЕНТАРНЫХ МДПТРАНЗИСТОРАХ, содержащий логическую часть формирования переноса и логическую часть формирования суммы, состоящую из последовательно включенных между шиной питания и .выходной шиной трех р =канальных транзисторов и трех,n -канальных транзисторов, последовательно включенных между выходной шиной и общей, „.я0..„А при этом затворы каждой нары этих транзисторов дополняющего типа подключены к одной иэ трех входных шин, отличающийся тем, что, с целью упрощения, в его логическую часть формирования сумьы введены два,р-канальных транзистора, первый из которых подключен параллельно первому и второму последовательно включенным р-канальным транзисторам, а второй - параллельно второму и третьему последовательно включенным р-канальным транзисторам, и два

ri-канальных транзистора, подключенных соответственно параллельно первому и второму и второму и третьему последовательно включенным а-каналь- Е ным.транзисторам, причем затворы введенных транзисторов подключены к выходу логической части формирования переноса.

1034031

Изобретение относится к вычислительной технике и может быть использовано при разработке универсальных и специализированных цифровых вычислительных машин.

Известен одноразрядный двоичный сумматор, содержащий два сумматора по модулю два, четыре функциональных узла и три двухвходовых логичес ких элемен та И, выполнен ный на двадцати шести МДП-транзисторах (1 ).

Недостатком данного устройства является низкое быстродействие и большое количество компонентов, Известен одноразрядный двоичный сумматор на комплементарных МДПтранзисторах, содержащий логическую часть фомирования переноса, состоящую из двух последовательно вклю- ° ченных между шиной питания и ее выходом Р -канальных транзисторов и двух последовательно включенных между ее выходом и общей шиной и -канальных транзисторов, затворы которых попарно подключены к первой и второй входной шине, третья входная шина подключена к затворам третьей дополняющей пары транзисторов, истоки которых подклю-. чены соответственно к шине питания и общей шине, а стоки через соответствующий двунаправленный Ключ, образованный двумя параллельно включенными транзисторами дополняющего типа, к ее выходу, при этом затворы р-канальных транзисторов двунаправленных ключей подключены к второй входной шине, .а затворы и -канальных транзисторов — к первой, и логическую часть формирования суммы, состоящую из последовательно включенных между шиной питания и выходной шиной трех р-канальных транзисторов и трех и -канальных транзисторов, последовательно включенных между выходной шиной и общей, при этом затворы каждой пары этих транзисторов дополняющего типа подключены к одной из трех входных шин, а также садержащую инвертор, подключенный к шине питания через три параллельно включенных р-канальных транзистора, а к .общей шине — через три параллель» но включенных п -канальных транзис-. тора, затворы каждой дополняющей пары этих транзисторов подключены к одной.иэ трех шин, вход инвертора подключен к выходу логической части формирования переноса, а выход— к выходной шине устройства (2 3, Недостаток известного устройстваего сложность из-за большого числа компонентов, а следовательно низкая надежность..

Цель изобретения - упрощение устройства.

Поставленная цель достигается тем, что в одноразрядном двоичном сумматоре на комплементарных МдПтранзисторах, содержащем логи ieскую часть формирования переноса и логическую часть формирования суммы, состоящую из последовательно включенных между, шиной питания и выходной шиной -трех р-канальных транзисторов и трех и-канальных транзисторов, последовательно включенных между выходной шиной и общей, при этом затворы каждой пары этих тран10 зисторов дополняющего типа подключены к одной из трех входных шин, в его логическую часть формирования суммы введены два Р-канальных транзистора, первый из которых подключен

)5 параллельно первому и второму последовательно включенным р-канальным транзисторам, а второй — параллельно второму и третьему последовательно включенным р-канальным транзисторам, и два и -канальных транзистора, подключенных соответственно параллельно первому и второму и второму и третьему последойательно включенным и -канальным транзисторам, 25 причем затворы дополнительно введенных транзисторов подключены к выходу логической части формирования переноса.

На чертеже представлена электрическая принципиальная схема устройства, где логическая часть 1 формирования переноса содержит два р-канальных транзистора 2 и 3, последовательно включенных между шиной 4 питания и ее выходом 5 (Р) два

35 и-канальных транзистора 6 и 7, последовательно включенных между выходом 5 (Р) и общей шиной 8, причем затворы транзисторов 2 и 7 подключены к второй входной шине 9, на кото40 рую поступает сигнал,В,.а затворы транзисторов 3 и 6 — к первой входной шине 10, на которую поступает сигнал А, Третья входная шина 11, на которую поступает сигнал С, подключена к затворам третьей дополняющей пары транзисторов 12 и 13, истоки которых подключены соответственно к шине питания 4 и общей шине 8, а стоки через соответствую50 щий двунаправленный ключ, образованный двумя параллельно включенными транзисторами 14, 15 и 16,17 дополняющего типа к ее выходу 5, при этом затворы р-канальных транзисторов 14 и 16 подключены к второй входной шине 9, а затворы и --канальных транзисторов 15,17 - к первой входной шине 10. Лбгическая часть

18 формирования. суммы содержит три р-канальных транзистора 19-21, по60 едовательно включен, х м ду ной 4 питания и выходной шиной 22 (S) устройства, и три -канальных транзистора 23-25, последовательно включенных между шинами 22 и 8.

Затворы транзисторов 19 и 25 подклю=

1034031

S = МбС МВС+аЬС+МВС

Составитель Л. Петрова

Редактор И. Ковальчук Техред Т.Фанта КорреКтор A. Ильин

Заказ 5625/51 Тираж 706 Подписное

BHHHOH Государственного комитета СССР. по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 чены к шине 10, затворы транзисторов 20.н 24 — к шине 9, а затворы транзисторов 21 и 23 - к шине 11.

Дополнительно введенный р-канальный транзистор 26 подключен параллельно транзисторам .19 и 20, включенным последовательно. Дополнительно введенный р-канальный транзистор 27 подключен параллельно транзисторам

20 и 21. Дополнительно введенные и-канальные транзисторы 28 и 29 Подключены параллельно соответственно транзисторам 23,,24 и 24, 25. Затворы транзисторов 26-, 29 подключены к выходу 5..

Устройство работает следующим образом.

При поступлении на .одну из входных шнн 9-11 сигнала "0", а на две других сигнала "1" либо при поступлении сигнала "Т" на все входные шины.соответственно будут открыты транзисторы 6,7, либо 16,13, либо

17,13, либо все указанные транзисторы, При этом на выходе 5 формируется сигнал с yposaeM логическогонуля. При других комбинациях входных сигналов открываются транзисторы 2,3, либо 12,14, либо 12,15, либо

4 все перечисленные т визисторы, при этом на выходе 5 формируется сигнал с уровнем логической единицы.

На выходной шине 22 (5), устрой-;. ,,ства формируется сигнал с уровнем логического нуля, когда на вйходе

5 формируется сигнал "1" и хотя бы . на одну из шин 9 10,11 поступает сигнал "1". При других комбинациях сигналов на входных шинах и выходе

1 ;5 на выходной шине 22 устройства формируется сигнал с уровнем логической единицы.

Таким образом, на выходе 5 ре<5 .алиэуется функция переноса Р = . ,= А,В + A.Ñ + В.С, а на выходной .шине 22 реализуется функция суммы, представленная выражением

В отличие от известного устройства, выполненного на 24 комплемеитарных ИДП-транзисторах, предлагад емое устройство выполнено на 20 транзисторах того же типа. Эа счет упрощения устройства повышается его .надежность.