Устройство для вычисления функции @ = @

Устройство для вычисления функции @ = @

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИИ vrlfnx , содержащее генератор тактовых импульсов и и блоков вычисления итерации, каждый из которых состоит из первого и второго регистров, первого и второго сумматоров, коммутатора и триггера, причем выходы первого и второго регистров соединены соответственно с первыми входами первого и второго сумматоров, выход первого регистра подключен к первому информационному входу.коммутатора, выход второго cyiywaTc a с i -го блока вычисления итерации (где i 1-V п 1соединен с , информационным входом второго регйстра (i +1)-го блока вычисления ;итерации, выход генератора тактовых импульсов подключен к управлякиди входам всех регистров блоков вычисления итерации, о т л и ч а ю tn е е с я тем, что, с целью сокращения объема оборудования, в каждом t-м блоке вычисления итерации выход первого регистра соединен с вторым входом первого сумматора со сдвигом на j разрядов вправо (где ,l ...,п-1), выход дробной части операнда первого сумматора под-, ключен к второму информационному входу коммутатора, первый и второй управлякияие вкоды которого соединены соответственно с прямым и инверсньм выходами разряда целой части операнда первого сумматора, выход триггера подключен к второму входу сумматора, третий вход которого соединен с входом константы, инверсг нь1й выход разряда целой части опет ранда первого сугФчатора и выход коммутатрра {-го блока вычисления итерации подключены соответственно к информационным входам триггера W первого регистра

ОЮ (И) ООЮ3 ООВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

ЩаЮЬЛИй

ЗФВ O 06 7 556

flO ДЮ)АМ ИЭОВ%ТЕНИИ И ОТНЯТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ (21) 3412768/18-24 (22) 29.03.82 (46) 07.08.83. Бюл. 9 29 (72) A.A. Мельник (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

М 590733, кл. С 06 F 7/38, 1978.

2. Авторское свидетельство СССР по заявке Р 3255903, кл. 06 Р 7/556, 1981 -прототип (54) (57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

ФУНКЦИИ м= Юп Х, содержащее .генератор тактовых импульсов и н блоков вычисления итерации, каждый нэ которых состоит из nepsora и второго регистров, первого и второго сумматоров, коммутатора и триггера, причем выходы первого и второго регистров соединены соответственно с первыми входами первого и второго . сумматоров, выход первого регистра подключен к первому информационному входу. коммутатора, выход второго .сумматора :i-го блока вычисления итерации (где i = 1Фп)соединен с информационным входом второго регистра (i +1)-ro блока вычисления

:итерации, выход генератора тактовых импульсов подключен к управлянняим входам всех регистров блоков вычисления итерации, о т л и ч а ю/ щ е е с я тем, что, с целью сокращения объема оборудования,. в каждом

1-м блоке вычисления итерации выход первого регистра соединен с вторым входом первого сумматора со сдвигом íà j разрядов вправо (где

)=0 1 ..., n -1), выход дробной части операнда первого сумматора под-. кпючен к второму информационному входу коммутатора, первый и второй управляющие входы которого соединены соответственно с прямком и инверсным выходами разряда целой части операнда первого сумматора, выход триггера подключен к второму входу сумматора, третий вход которого соединен с входом. константы, инверс». ный выход разряда целой части опе-. ранда первого сумматора и выход коммутатора -го блока вычисления итерации подключены соответственно к информационным входам триггера И первого регистра (i +Ц -ro блока вычисления итерации, выход генера.тора тактовых импульсов соединен с управляющими входами триггеров блоков вычисления итерации, вход и. выход устройства подключены соответственно к информационным входам первого регистра и второго сумматора первого и и -ro блоков вычисления итерации

1034033

Изобретение относится к вычислительной технике и предназначено для использования в специализированных ЦВИ высокой проиэнодительности.

В задачах, связанных с цифровой, обработкой физической, акустической, навигационной, и другой информации, требуется выполнение операции логарифмирования над большими массивами данных. В частности данная операция необходима для сжатия динамического .диапазона сигнала. Причем в системах реального времени требования к быстродействию выполнения данной операции очень высоки.

Известно устройство для вычисления логарифмов чисел, содержащее регистр числа, накопитель, блок деления, схему сравнения, кольцевой сдвигающий регистр, регистры результата и блок управления. Алгоритм yQ работы устройства основан на методе проб и оценок, (1 ).

Недостатком известного устройства является низкое быстродействие, поскольку логарифм числа выполняет.- 25 ся в данном устройстве за количество тактов, равное разрядности данного числа. .Наиболее близким по технической сущности к предлагаемому является конвейерное устройство. для вычисления.функции 1пх, содержащее вход» иой регистр, две схемы И, три коммутатора, два:сумматора, выходной регистр, блок управления, (2 п -2) блоков вычисления итерации, каждый (иэ которых содержит по два регистра два сумматора, два коммутатора и схему И.

Данное устройство. производит вы числение функции JJ=PAx на основе 4О алгоритма Волдера со энакопеременными приращениями, в соответствии .с которыми для вычисления функции ъ=Rn х необходимо выполнить 2п итераций, где n - разрядность об- 45 рабатынаемых чисел. Устройство построено .по конвейерному принципу и в каждой ступени конвейера реализует одну итерацию алгоритма Волдера, что позволяет достичь очень 5Q вислого быстродействия 2 . Однако наличие в устройстве 2.п ступеней требует для его построения больших затрат оборудования, определяемых выражением 55

2.п

9f<$2 ff2 п, + у-- +„ (п-K(j)+4}-—

/1 1 2 Г . 2n

"р - см "км 1-2 . км

66 (микросхем), 1 где коэффициенты Крг р Кнорр Ккф . Учи» тывают количество обрабатываемых разрядов н одном корпусе мику осхемы, на которой строится соответственно регистр, сумматор, коммутатор; разрядность обрабатываемых чисел; номер итерации, K(i}- число, равное i/2+1 при 1 -четном и равное .(i +1 ) /2 при 1-нечетном.

Цель изобретения - сокращение затрат оборудования.

Укаэанная цель достигается тем, что в устройство для вычисления функции ч=Рпх, содержащее генератор тактовых импульсон и п блоков вычисления итерации, каждый из которых состоит из первого и второго регистров, первого и второго сумматоров, коммутатора и триггера, причем выходы первого и второго регистров соединены соответственно с первыми входами первого и второго сумматоров, выход первого регистра подключен к,первому информационному входу коммутатора, выход второго сумматора 1-го блока вычисления итерации(где =1+n) соединен с инФормационным входом второго регистра (1+1 }-ro блока нычисления итерации, выход генератора тактовых импульсов подключен к управляющим входам всех регистров блоков вычисления итерации, в каждом -м блоке, вычисления итерации выход первого регистра соединен с вторым входом первого сумматора со сдвигом на разрядов вправо f где j= 0,1,...й -1), выход дробной части операнда первого сумматора подключен к второму информационному входу коммутатора, первый и второй управляющие входы которого соединены соответстненно с прямым к инверсным выходами разряда целой части операнда первого сумматора,.выход триггера подключен к второму входу сумматора, третий вход которого соединен с входом константы, инверсный выход разряда це" лой части операнда первого сумматора и выход коммутатора i-ro блока вычисления итерации подключен соответственно к информационным входам триггера и первого регистра (i+1)-ro блока вычисления итерации, выход генератора тактовых импульсов соединен с управляющими входами триггеров блоков вычисления итерации, вход и выход устройства подключены соответственно к информационным входам первого регистра и второго сумматора первого и и-го блоков вычисления итераций.

На чертеже представлена блок-схема устройства для вычисления функции ч*0пх .

Устройство содержит генератор 1 тактовых импульсов и и блоков 2 вычисления итерации, каждый из которых содержит первый 3 и второй 4

1034033

=х.+х.2 ; !

+! 1

О,Есяи ъ;+„, ,Т Ф. я + Ф.

65 регистры, триггер 5, первый 6, второй 7 сумматоры, коммутатор 8.

Вычисление функции м=Дпх в устройстве производится на основе .метода "цифра за цифрой" со знакопостоянными приращениями, который описывается следующими итерационными формулами: х. х. +ф. х. 2

Ч;+„= Ч,-+ ; В!!(+2 где i - номер итерации (1= 0,1, 2,...,!! -1). При начальных условиях

Хр= Х, !!! =0 данные формулы после !! итераций дают „ . = Р!!х.

Устройство работает следующим образом.

По сигналу пуска, поступающему на вход генератора 1 тактовых импульсов, он начинает вырабатывать тактовые импульсы, которые иэ его выхода поступают на регистры и триг,геры устройства.

В первом такте в регистр 3 первого блока 2 вычисления итерации поступает значение операнда K в форме с фиксированной запятой. В триггер 5 и регистр 4 записываются нули. На сумматоре б производится сложение содержимого регистра 3 с ,самим собой, т.е. Формируется зна чение м1. Если м„ <.1, то разряд, отображающий целую часть в сую!аторе б, равен нулю, а сигнал с инверсного выхода этого разряда пропускает через коммутатор 8 содержимое суы!атора 6. Если же м„ ъ 1, то разряд, отображающий. целую часть в сумматоре 6, равен единице, и сигнал с его прямого выхода пропускает через *оммутатор 8 содержимое регистра 3.

Таким образом, на выходе коммутатора 8 формируется значения Х .

Во втором такте это значение за-. писывается в регистр 3 второго блока 2 вычисления-итерации, в триггер 5 записывается значение с ин:версного выхода разряда, отображающего .целую часть сумматора 6 первого блбка 2 вычисления итерации, а в регистр 4 записывается из сумматора

7 нуль . Одновременно в регистр 3 первого блока 2 вычисления итерации поступает второй операнд.

В первом блоке 2 вычисления ите-. рации производится выполнение первой итерации над вторым операндом.

Во втором блоке 2 вычисления итера4 ции выполняется вторая итерация над первым операндом, и на выходе коммутатора 8 появляется значение

X ., а на. выходе сумматора 7 — значение Ч, Сдвиг значения Х на сщин разряд вправо осуществляется путем соединения выхода регистра 3 с одним из входов сумматора б со сдви гом на разряд, т.е. выход j-го разряда регистра соединяется с вхо10 дом ($+1)-го разряда сумматора (j =1, 2,..., Ir ) . Константа !7п (1+2 ") фиксируется на входе сумматоре 7 путем подачи в те разряды суваиатора, где разряд константы имеет значение.

15 единицы сигнала с выхода триггера

5, а в те разряды, где разряд константы равен нулю — нулей, путем их заземления. Тогда, если ) =1, на выходе сумматора 7 сформируется значение данной константы, а если 1 = О, то на выходе сумматора 7 будет нуль.

В третьем такте результаты вычислений, полученные.во втором блоке 2, записываются а третий блок, а результаты. первого во второй..В регистр 3 первого блока 2 вычисления итерации поступает -третий операнд, В каждом блоке выполняется соответствующая итерация над поступившим в него операндом, причем в третьем блоке 2 вычисления итерации промежуточный результат иэ регистра

3 поступает на один иэ входов сумматора 8 со сдвигом на два разряда

35 вправо, а на сум !аторе 7 производится сложение содержимого регистра 4 с константой йп (1+2 2), если значе-. ние триггера 5 равно 1, или с нулем, если значение триггера 5 равно нулю.

40 В дальнейшем результаты предыдущих блоков поступают в. последующие блоки, а в регистр 3 первого блока поступает новый операнд и т.д., причем в каждом последующем блоке промежуточные результаты из регистра 3 поступают на один из входов сумматора 6. со сдвигом на один разряд. вправо большим, чем в предыдущем бло ке, а в выражениях логарифмов, Формируемых монтажным способом на вхо" дах суьалаторов 7, степень двойки возрастает на единицу.

В и -м такте на выходе сумматора

7 последнего блока 2 вычисления ите» рации получается первый результат; а в дальнейшем в каждом такте на. выходе будет появляться новый результат.

Предлагаемое устройство работает . но конвейерному принципу. Его быст- родействие определяется длительностью одного такта, которая равна задержке в одной ступени устройства н определяется выражением

1ОЗ4ОЗЗ

Составитель A.Øóëÿïîâ

РЕДаКтОР И.КОВаЛЬЧУК ТЕХРЕД м.КуЗЬМа " КОРРЕКТОР A.ÈËÜHH

М

° ВФ В

Заказ 5636/51 Тйраж 706 Подписное

ВНИИПИ Государственного комитета СССР . по делам изобретений и открытий

113035,.Иосква, Ж-35, Раушская наб., д. 4!5

Филиал ППП "Патент", x . Ужгород, ул. Проектная, 4 где 1 „, - время суммирования на сум- маторе, 4 д, - задержка информации коммутатором.

Затраты оборудования на данное устройство определяются выражением

2 n2

ЭЯь — + + — + ксм Ьм "рг

Как видно, при том же быстродействии затраты оборудования на данное устройство меньше по сравнению с прототипом более, чем в два раза.

Высокая однородность структуры устройства позволяет его реализовать в виде-. больших интегральных схем.