Устройство для преобразования кодов с одного языка на другой

Устройство для преобразования кодов с одного языка на другой

Иллюстрации

Показать все

Реферат

 

(19) (11) СОЮЗ СОВЕТСКИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИН

3(51) ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ с

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВЪ (21 ) 3411549/18-24 (22) 22 ° 03.82 (46) 07.08.83. Бюл. Р 29 (72) С.A. Пацкевич, A.È. Багрич, И.И. Бахметьев и В.В. Тощев (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

ho заявке 9,2478391/18-24, кл. 6 06 F 15/38, 1977.

2. Авторское свидетельство СССР по заявке Р 2564233/18-24, кл. С 06 F 15/38, 1977 °

3. Авторское свидетельство СССР

В 780011 кл. G 06 F 15/38, 1978

{прототип). (54)(57) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ КОДОВ С ОДНОГО ЯЗЫКА НА ДРУГОЙ содержащее регистр приема, группу элементов ИЛИ, первую, вторую и третью группы элементов И,. блок памяти., дешифратор, регистр выдачи, элемент И, причем информационные входы-регистра приема соединены соответственно с выходами элементов ИЛИ группы, первый вход каждого- элемента

ИЛИ группы .соединен с выходом соответствующего элемента И первой группы, первые входы элементов И первой группы являются информационными szoдами устройства, вторые входы элементов ИЛИ группы соединены с выходами соответствующих элементов И второй группы, информационные выходы регистра выдачи подключены к первым входам элементов И второй и третьей групп,, вторые входы элементов И второй группы соединены с прямым выходом первого разряда регистра выда.чи, инверсный выход которого соединен с вторыми входами элементов И третьей группы, выходы которых являются выходами устройства, выяоды дешифратора подключены к адресным входам блока памяти, выходы которого соединены соответственно с входами регистра выдачи, входы элемента И соединены с инверсными выходами первого и

:второго разрядов регистра выдачи, а выход элемента И подключен к вторым входам элементов И первой группы, отличающееся тем, что, с целью повышения его быстродействия, в него введены элемент ИЛИ, Я четвертая группа элементов И, первый и второй элементы задержки, фбрмирователь прямоугольного импульса, вход которого соединен с инверсным выходом второго разряда регист ра выдачи, выход соединен с управляющим входом регистра приема . и с входом первого элемента задержки„ выход которого подключен к первому .входу элемента ИЛИ, второй вход эле- мента ИЛИ соединен с выходом в орого разряда блока памяти, третий вход является управляющим входом устройства, выход элемента ИЛИ соединен с первыми входами элементов И четвертой группы и с.входом второго элемента задержки, выход которого подключен к суммирующему входу регист- . ра приема, выходы которого соедине,ны с вторыми входами соответствующих элементов И четвертой группы, ;выходы которых подключены к входам .дешифратора.

1034045

Изобретение относится к вычислительной технике и может быть использовано при создании быстродействующих операционных систем обработки информации. 5

Известно устройство, содержащее блок памяти, регистры приема и выдачи, дешифратор и элементы И. Оно позволяет сопоставить входному слову эквивалентную последовательность выходных слов и требует наличия одного блока памяти $1(.

Однако данное устройство не позволяет выбирать эквивалентные последовательности, расположенные в раз-. ных местаж блока памяти. Это приводит к усложнению блока памяти и к ограничению области применения устройства.

Известно также устройство, содержащее регистр приема с группой эле-. 2О ментов ИЛИ на входе, Входы которых подключены к выходам первой и второй групп элементов И, дешифратор, .соединенный входами с выходами регистра приема, а выходами - c входами g5 блока памяти, выходы которого подключены к входам регистра выдачи 2 .

Недостаток указанного устройства состоит в том, что для размещения управляющих слов, сопровождающих каждое слово в эквиваЛентной последовательности и представляющих собой адрес следующего слова в этой последовательности, используется значительный обьем памяти. Это увеличивает расход оборудования и снижает эффективность работы устройства.

Наиболее близким по технической сущности к.предлагаемому является устройство, содержащее .регистр приема, дешифратор, блок памяти, каждая 49 ячейка которого содержит два дополнительных разряда, выходы которых являются управляющими выходами блока памяти, регистр выдачи, содержащий два дополнительных разряда, первую, вторую и третью группы элементов И, группу элементов ИЛИ и элементы И 13 ).

Недостатком известного устройстваявляется низкая пропускная способность из-за отсутствия совмещения во времени выборки содержимого из ячейки блока памяти на регистр выдачи и увеличения адреса в регистре приема на единицу.

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство, содержащее регистр приема, группу элементов ИЛИ, первую, вторую и третью группы элементов И, 60 блок памяти, дешифратор, регистр выдачи, элемент И, причем информационные входы регистра приема соединены соответственно.: с выходами элементов .

ИЛИ группы, первый вход каждого эле 65 мента ИЛИ соединен с выходом соответствующего элемента И первой группы, первые входы элементов И первой группы являются информационными входами устройства, вторые входы группы элементов ИЛИ соединены с выходами соответствующих элементов И второй группы, информационные выходы регистра выдачи подключены к первым входам элементов И второй и третьей групп, вторые входы элементов И второй группы соединены с прямым выходом первого разряда регистра выдачи, инверсный выход которого соединен с вторыми входами элементов И третьей группы, выходы. которых являются выходами устройсьва, выходы дешифратора подключены к адресным входам блока памяти, выходы которого соединены соответственно с входами регистра выдачи, входы элемента И соединены с инверсными выходами первого.и второго разрядов регистра выдачи, а выход элемента И подключен к вторым входам элементов И первой группы, введены четвертая группа элементов И, элемент ИЛИ, первый и второй элементы задержки, формирователь прямоугольного импульса, вход которого соединен с инверсным выходом второго разряда регистра выдачи, выход соединен с управляющим входом регистра приема и с входом первого элемента задержки, выход которого подключен к первому входу элемента ИЛИ, второй вход элемента ИЛИ соединен с выходом второго разряда блока памяти, третий вход является управляющим входом устройства, выход элемента ИЛИ соединен с первыми входами элементов И четвертой группы и с входом второго элемента задержки, выход которого подключен к суммирующему входу регистра приема, выходы которого соединены с вторыми входами соответствующих элементов И четвертой группы, выходы которых подключены к входам дешифратора.

На чертеже изображена схема предлагаемого устройства.

Устройство содержит регистр.1 приема, группу элементов ИЛИ 2, группы элементов И 3-5, дешифратор. б, блок 7 памяти, регистр 8 выдачи, разряды 9 и 10 регистра выдачи, группу элементов И 11, элемент И 12, формирователь 13 прямоугольного.импульса элемент 14 задержки, элемент

ИЛЙ 15, элемент 16 задержки и разряды

17 и 18 ячеек блока памяти. Кроме того, на чертеже. обозначено: 19 входы устройства, 20 — управляющий вход, 21 — выходы устройства.

В разрядах 17 и 18 каждой ячейки блока памяти могут быть записаны комбинации следующих сигналов: 001034045 конец эквивалентной последовательности; 01 - очередное arioao эквивалентной последовательности находится в ; 10 выбранное слово есть адрес ячейки, где записано очередное слово эквивалентной последовательности.

В общем -случае в исходном состоя-.. нии на регистре 1 приема находится адрес последнего слова предыдущей эквивалентной последовательности, разряды 9 и 10. регистра 8 выдачи находятся в нулевом состоянии. Единичный сигнал с инверсного выходапервого. разряда 9 регистра 8 выдачи поступает на входы элементов И 11 третьей группы и разрешает прохожде-ние аигналов последнего слоя эквивалентной последовательности с регистра 8 выдачи на выход устройства. Одновременно этот же сигнал поступает на вход элемента И 12, открытого по другому входу. сигналом с инверсного выхода второго разряда

10 регистра 8 выдачи. Единичный сигнал с выхода элемента И 12 поступает на входы элементов И. 3 первой группы и разрешает прием входного слова с входов .19 устройства через группу элементов И 3 и группу элемен тов ИЛИ 2 в регистр 1 приема..При появлении нулевого кода в разряде

10 регистра 8 выдачи на его инверс.ном выходе образуется положительный потенциал, который, пройдя через формирователь 13 нрямоугольного импульса, преобразуется в единичный импульс. Этот импульс выполняет следующие функции. Во-первых, он образуется, когда в дополнительных разрядах. 9 и 10 .регистра.8 выдачи содержатся коды 00 либо 10,говоря-.щие о том, что на следующем шаге работы устройства содержимое регист,ра 1 приема должно измениться; при коде 00 на регистр 1 приема с входа

19 через группы элементов И 3 и ИЛИ

2 поступает новый код для перевода с одного языка на другой, при коде

10 на регистр 1 приема.с регистра

8 выдачи через открытые элементы

И 4 поступает адрес ячейки., в который записано очередное слово эквивалентной последовательности. Таким образом, импульс с выхода:формирователя 13 предварительно сбрасывает содержимое регистра 1 приема.

Во-вторых, импульс с выхода формирователя 13 поступает через элемент 14 задержки на вход элемента

ИЛИ 15, Элемент 14 предназначен для задержки этого импульса на время, пока в регистр 1 приема записывается новый .код.

Сигнал;с выхода элемента ИЛИ 15 сначала открывает четвертую группу элементов И 5, разрешая тем самым прохождение кода с регистра 1 при=.ема через группу элементов И 5 и дешифратор 6 на адресный вход блока

7 памяти, а затем, пройдя через элемент 16 задержки, поступает на суммирующий- вход регистра 1 приема и увеличивает его содержимое на единицу. Так как время выборки содержимого -какой-либо ячейки из блока 7 памяти превышает в.несколько раз время образования путем увеличения на единицу нового адреса на регистре 1 -приема, то к моменту появления кода на регистре 8. выдачи на регистре 1 приема уже ббразован адрес очередной ячейки.

Если первый разряд 9 регистра 8 выдачи находится в нулевом сОстоянии . 1 а второй 10 — в единичном, то это значит, что следующее слово эквива:лентной последовательности записано в ячейке блока 7 памяти,,адрес кото- . рой на единицу больше адреса преды- . дущего слова эквивалентной последовательности. В этом случае единич ный .сигнал с инверсного выхода раз . ряда 9 регистра 8 выдачи, поступая . на входы группы элементов И 11, по-прежнему разрешает прохождение сигналов с регистра 8 выдачи на вы.ход устройства. Единичный: сигнал, поступающий из второго разряда 18 ячейки блока памяти на второй разряд 10 регистра 8 выдачи, проходит через элемент ИЛИ 15 и открывает элементы И 5 четвертой группы, разрешая тем самым прохождение кода с

З5 регистра 1 приема через группу элементов И 5 и дешифратор -6 на адре,ЩЗВ вход блока 7 памяти. Этот сиг.-на%:- детельствует о том, что оче : редное слово эквивалентной .последо4О: вательности находится в следующей ячейке памяти. А адрес этой ячейки .уже заранее был образован на регистре 1 приема. Единичный сигнал с второго разряда 18 ячейки блока 7 памяти, кроме того, пройдя через элемент ИЛИ 15 и элемент 16.задержки, поступает на суммирующий вход. регистра 1 приема, увеличивая находящийся там адрес на единицу.

Нулевой сигнал с инверсного выхода второго разряда 10 регистра 8 выдачи через элемент И .12 поступает. на входы элементов И 3 первой группы, запрещая тем самым прием очередного слова на регистр 1 приема.

Так осуществляется считывание слов эвивалентной последовательности, рас:положенных в ячейках памяти, следующих один за другим.

Если. в результате считывания .очередного слова разряд 9 регистра 8 выдачи находится в единичном состоя-: нии, то это значит, что считанное слово в регистре 8 выдачИ является адресом очередного слова эквивалент 5 ной последовательности. В этом слу1034045 чае нулевой сигнал с инверсного.выхода разряда 9 регистра 8 выдачи, поступая на вход группы элементов

И 11 и на вход элемента И 12, запрещает формирование единичных сигналов на выходах указанных элементов. Еди ничный сигнал с прямого выхода разряда 9 регистра 8 выдачи поступает на входа группы элементов И 4 и разрешает поступление сигналов считанного кода с регистра 8 выдачи через 10 группу элементов И 4 и группу элементов ИЛИ 2 на вход регистра 1 приема. До этого момента единичный сигнал с инверсного выхода:разряда 10, пройдя через формирователь 13, сбрасывает ранее находящийся на регистре 1 приема код. Далее работа устройства аналогична описанной.

Для запуска устройства в работу

s начальный момент времени служит О единичный сигнал "Начало. работы", поступающий по управляющему входу

20 устройства через элемент ИЛИ 15 на входы группы элементов И 5, разрешая прохождение содержимого регистра 1 приема через группу элементов И 5 и дешифратор б на адресный вход блока 7 памяти.

Дпя экономного использования ячеек блока 7 памяти очередные слова эквивалентной последовательности располагаются в последовательных ячейках либо в группах последовательных ячеек блока 7 памяти. Поэтому при преобразовании кодов с одного языка на другой довольно часто приходится увеличивать адрес, находящийся на регистре 1.приема, на единицу. выбирая тем самым последовательна расположенные ячейки памяти.

Предлагаемое устройство позволяет повысить скорость преобразования кодов путем совмещения во времени выборки содержимого ячейки блока 7 памяти на регистр 8 выдачи и увеличения на единицу адреса, находящегося на регистре 1 приема.

1034045

ВНИИПИ Заказ 5627/52 .Тираж 706 Нодписное

Филиал ППП "Патент", г» Ужгород, ул Проектная, 4