Буферное запоминающее устройство

Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

БУФЕРНОЕ ЗАПОМИНАЩЕЕ УСТРОПСГВО, содержащее накопитель, информационные входы и выходы которо- . го являются соответственно информационными входами и выходами устройст ва, сумматор, элементы И-ИЛИj,первые входы которых соединены с выходом элемента НЕ, вход элемента НЕ соеди- . йен с входами элементов И-ИЛК и является первым управляющим входом устройства, первый и второй счетчики адреса, входы которого являются соответственно и третьим управляющими входами устройства, отличающееся тем, что, с целью повышения надежности устройства, в него-введены триггер, элемент И, тре тий счетчик адреса, вход которого соединен с первым входом триггера и выходом Переполнение второго счетчика адреса, выходы третьего счетчика адреса соединены с одними входами сумматора, другие входы которого соединены с входами элементов.И-ИЛИ, третьи и четвертые входы которых со .ответственно соединены с выходами первого и второго счетчиков адреса, выход Переполнение первого счетчика адреса соединен с вторым входом 1 триггера, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом элемента НЕ, а выход элемента И соеС динен с входом Перенос сумматора, выходы которого соединены с адресныQ С ми входами накопителя.

СОЮЗ GOBETCHHX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

З(5В С 11 С 9 00

ОПИСАКИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

М 4ь

Ю

ФЪ с©

ГОСУДАРСТИЕННЬФ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТШИЙ И ОТКРЫТИИ (2i) 3411800/18-24 (222 26.03 ° 82 (46) 07.08 ° 83. Бюл. ф 29 (72) В.С,Лупиков (53) 681.327(088..8) (56) 1. Авторское свидетельство СССР.

Р 822287 кл. 6 11 С 9/00r 1979

2. Авторское свидетельство СССР по заявке Р 3289715/18-24, кл. 6 11 С 9/00, 1981 (прототип). (54)(57) БУФЕРНОЕ ЗАПОМИНИОЩЕЕ

УСТРОЙСТВО, содержащее накопитель, информационные входы и выходы которо

ro являются соответственно информационными входами и выходами устройст ва, сумматор, элементы И-ИЛИ,,первые входы которых соединены с выходом элемента НЕ, вход элемента НЕ соединен с вторыми входами элементов И-ИЛИ и является первым управляющим входом устройства, первый и второй счетчики адреса, входы которого являются соот,ветственно вторым и третьим управля Ъ

„„SU„„1034069 А ющими входами устройства, б т л ич а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены триггер, элемент И, тре тий счетчик адреса, вход которого соединен с первым входом триггера и выходом "Переполнение" второго счетчика адреса, выходы третьего счетчика адреса соединены с одними вхо- дами сумматора, другие входы которого соединены с входами элементов И-ИЛИ, третьи и четвертые входы которых со.ответственно соединены с выходами первого и второго счетчиков адреса, выход "ПерепоЛнение" первого счетчика адреса соединен с вторым входом триггера, выход которого соединен с

Ф первым входом элемента И, второй вход которого соединен с выходом . элемента НЕ, а выход элемента И соединен с входом "Перенос" сумматора, выходы которого соединены с адресными входами накопителя.

%Ю

1034069 метод перекрестно-последовательного об ращения, позволяющий осуществлять двусторонний обмен информацией и сов- 10 мещать процессы ввода в буферное запоминающее устройство и вывода инфор. мации из него (1 ).

Однако использование известного устройства в системах ввода информа- 15 ции многоканальных измерительных комплексов, когда последовательность опроса каналов неизменна, а их количество Равно или кратно и превышает количество ячеек буферного запоминаю- 0 щего устройства, отказ одной или нескольких ячеек накопителя приводит к потерям информации от одного или нескольких каналов.

Наиболее близким к предлагаемому является буферное запоминающее устройство, содержащее накопитель,информационные входы и выходы которого соответственно являются информационными входами и выходами устройства, сумматор, элементы И-ИЛИ,первые входы которых подключены к выходу элемента НЕ, вход элемента НЕ соединен с вторыми входами элеменветственно вторым и третьим управляю- 60

Изобретение относится к вычислительной технике и может быть использовано в буферных запоминающих устройствах систем ввода информации многоканальных измерительных комплексов.

Известно буферное запоминающее устройство, в котором используется тов И-ИЛИ и является первым управляю щим входом устройства, первый и второй счетчики адреса, входы которых являются соответственно вторым и тре тьим управляющими входами устройства f2).

Недостатком такого устройства является низ кая надежность, обусловленная большим количеством оборудования схем формирования адресов обращения к накопителю.

Цель изобретения - повышение надежности устройства за счет его упрощения.

Поставленная цель достигается тем, что в буферное запоминающее уст ройство, содержащее накопитель, информационные входы и выходы которого являются соответственно информационными входами и выходами устройства, сумматор, элементы И-ИЛИ, первые входы которых соединены с выходом элемента НЕ, вход элемента НЕ соединен с вторыми входами элементов И-ИЛИ и является первым управляющим входом устройства, первый и второй счетчики адреса, входы которых являются соотщими входами устройства, введены триггер, элемент И, третий счетчик адреса, вход которого соединен с пер вым входом триггера и выходом "Переполнение" второго счетчика адреса, 35

55 выходы третьего счетчика адреса соединены с одними входами сумматора, другие входы которого соединены с входами элементов И-ИЛИ, третьи и четвертые входы которых соответствен но соединены с .выходами первого и второго счетчиков адреса, выход "Переполнение" первого счетчика адреса соединен с вторым входом триггера, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом элемента НЕ, а выход элемента И соединен с входом

"Перенос" сумматора, выходы которого соединены с адресными входами накопителя.

На чертеже представлена структурная схема буферного запоминающего устройства.

Устройство содержит накопитель 1, сумматор 2, элементы 3 И-ИЛИ, элемент 4 НЕ, шину 5 кода операции, первый счетчик б адреса, второй счетчик

7 адреса, шину 8 модификации адреса записи, шину 9 модификации адреса чтения, третий счетчик 10 адреса, триггер 11, элемент 12 И.

Устройство работает следующим образом.

Перед началом:.работы счетчики б, 7 и 10 адреса устанавливаются, как и триггер 11, в нулевое состояние (цепь начальной установки на чертеже не.показана ). Емкость буферного запоминающего устройства определяет- ся разрядностью первого .счетчика б адреса (второго счетчика 7 адреса) и составляет Ч =2 слов, где К— количество разрядов первого счетчика 6 (второго счетчика 7 адреса).

При выполнении операции записи информации в накопитель 1 на шине 5 кода операции устанавливается низкий уровень сигнала, который, воздействуя через элемент 4 НЕ на первые входы элементов 3 И-ИЛИ, подключает к вторым входам сумматора 2 выходы первого счетчика б. адреса. Текущий адрес записи формируется на выходах сумматора 2 как сумча содержимого первого счетчика б адреса и содержимого третьего счетчика 10, выходы которого соединейк с первыми входами сумматора 2, с учетом сигнала на входе "Перенос" сумматора 2. Высокий уровень сигнала на выходе элемента 4 НЕ, воздействуя на элемент 12 И подключает ко входу переноса сумматора 2 выходной сигнал триггера 11. В накопитель 1 по адресу, сформированному на выходах сумматора 2, осуществляется запись информации с входных шин числа. По окончании записи сигналом на шине 8 модификация адреса записи добавляется единица к содержимому первого счетчика б адреса записи.

При выполнении операции чтения информации из накопителя 1 на шине 5

1034069 кода операции устанавливается высокий уровень сигнала, который, воздействуя на вторые входы элементов 3 И-ИЛИ, подключает к вторым входам сумматора

2 выходы второго счетчика 7 адреса.

Текущий адрес чтения формируется на выходах сумматора 2 как сумма содержимого второго счетчика 7 адреса и содержимого третьего счетчика 10, выходы которого соединены с первыми входами сумматора 2. При. этом на входе "Перенос" сумматора 2 присутствует низкий уровень сигнала, так как низкий уровень сигнала на выходе элемента 4 не блокирует прохождения выходного сигнала триггера 11 через элемент 12 И. Производится чтение информации из накопителя 1 по адре.су сформированному на выходе сумматора

2-. По окончании чтения сигналом на шине 9 модификация адреса чтения добавляется единица к содержимому второго счетчика 7 адреса.

Разрядность Ю третьего счетчика 10 определяется характером сбоев накопителя 1, а также отношением количества информационных каналов измерительной.системы к количеству ячеек нако" пителя 1. Триггер 11 устанавливаетая в единичное состояние сигналом на выходе "Переполнение" первого счетчика

6 адреса каждый раз после записи в накопитель 1 2 информационных слов.

Сигналом на.выходе "Переполнение" второго счетчика 7 адреса, т.е. каж дый раз после чтения 2 " слов из нако пителя 1, триггер 11 устанавливается в нулевое состояние и добавляется ." единица к содержимому. третьего счет-; чика 10. Тем-еемзж.устраняется одно

5 .вначное соответствие 4омера информа« ционного канала и номера ячейки нако пителя 1, куда производится запись данных зтога канала, так как при работе буферного запоминающего уст10 ройства начальный адрес записи (чтения f, а следовательно, все последующие и конечный адрес записи (чтения ) будет изменяться, т.е. увеличиваться на единицу каждый раз

15 после записи (чтения 3 2К слов с возвратом к исходному после записи (чтения ) 2 + слов.

Технико-зкономические преимущества предлагаемого буферного запоминающего устройства заключаются в том, что его аппаратные затраты на форми

-рование адресов обращения к накопителю значительно меньше, чем у изВестного устройства за счет исключения одного сумматора и счетчика,что; в свою. очередь, позволяет снизить энергоемкость аппаратуры, ее габариты и повысить надежность устройства в целом. Й частности. увеличивается время наработки на отказ устройства уменьшается интенсивность отказов, сокращается время отыскания неисправ; ности.

ПИ Заказ 5631/53 аж 594 Подписное

Ч иал ППП "Патент", r.Ужгород,ул.Проектная,4