Устройство для вычисления элементарных функций

Устройство для вычисления элементарных функций

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

Н511 G 06 F 7/548

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCH0MV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbfTMA (21) 2977479/18-24 (22) 06.06.80 (46) 15.08.83. Бюл, М 30 (72) В.В.Аристов (71) Институт электродинамики АН Украниской ССР (53) 681 ° 325(088.8) (56) 1. Байков В.Д., Смолов В.Б. Аппаратурная реализация элементарных функций в ЦВН, Л., изд. ЛГУ, 1975, с ° 96.

2. Абрамсон И.T. и др. Методы вычисления элементарных функций на цифровых моделях, - "Управляющие системы и машины", 1978, V 4, с. 85-90.

Авторское свидетельство СССР

1 693378, кл. G 06 F 7/548, 1975, 4, Авторское свидетельство СССР

Н 613328, кл. G 06 F 7/548, 1976.

5. Авторское свидетельство СССР

11 519717, кл. G 06 F 7/548, 1974 (прототип), (54)(57) 1. УстРойство для вычисления

ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее первый, второй и третий регистры, первый и второй блоки сдвига, первый и второй переключатели, пять сумматоров, первый блок памяти, блок управления, второй блок памяти, первый и второй счетчики, регистр кода операций и блок анализа знака, информационные входы которого соединены с выходами первого, второго и третьего сумматоров, которые подключены также к последовательным информационным входам первого, второго и третьего регистров соответственно, параллельные информационные входы которых соединены с соответствующими информационными входами устройства, запускающий вход устрой„„SU„„1035604 А ства соединен с входом занесения регистра кода операций и с первым входом блока управления, второй вход которого соединен с первым управляющим входом устройства, второй управляющий вход устройства соединен с информационным входом регистра кода операций, выход регистра кода oneраций соединен с управляющим входом блока анализа знака, выходы которого соединены с управляющими входами всех с сумматоров, выходы первого и второго регистров соединены с информационными входами первого и второго блоков сдвига соответственно, выходы которых соединены с информационными входами второго и первого переключате- - Е лей соответственно, первые информа. ционные входы первого, второго и тре- %фФ тьего сумматоров соединены с выходами четвертого и пятого сумматоров и третьего регистра соответственно, второй информационный вход третьего сумматора соединен с выходом первого блока памяти, первый адресный

Ою вход которого соединен с параллельным выходом первого счетчика, последовательный выход которого соединен с третьим входом блока управления

С и счетным входом второго счетчика, С5 последовательный выход которого сое- O динен с четвертым входом блока уп- вВ равления, первый, второй и третий выходы которого соединены соответственно с управляющими, первыми так- ф товыми и вторыми тактовыми входами первого, второго и третьего регистров, второй адресный вход первого блока памяти, адресные входы блоков сдвига и второго блока памяти соединены с адресной шиной устройства, второй выход блока управления соединен со счетным входом первого счет чика, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и расширения области применения за счет увеличения диапазона изменения аргумента и воэможности непрерывного генерирования функций с управляемым шагом, оно дополнитель" но содержит четвертый и пятый реги" стры, коммутатор и блок нормализации числа, адресный„ информационные и операционный входы которого соединены с параллельным выходом первого счетчика, информационными входами блока анализа знака и выходом регистра кода операций соответственно, информационные выходы блока нормализации числа соединены с адресной шиной устройства, выход второго блока памяти соединен с параллельным входом второго счетчика, параллельный выход которого подключен к информационному входу коммутатора, выход которого соединен с синхро" ниэирующим входом блока нормализации числа„ последовательный выход второго счетчика соединен со стро" бирующими входами блока анализа знака и блока нормализации числа, управляющий выход которого соединен с пятым входом блока управления, четвертый выход которого соединен с управляющими входами четвертого и пятoro регистров и второго счетчика, пятый и шестой выходы блока управления соединены с управляющими входами первого блока памяти и блока нормализации числа соответственно, выходы первого и второго регистров соединень, с параллельны" ми информационными входами четвертого и пятого регистров соответственно, первый и второй тактирующие sxoды которых соединенЫ соответственно с втооым и третьим выходами блока управления, седьмой и восьмой выходы которого соединены соответственно с входом обнуления первого счетчика и управляющим входом коммутатора, девятый выход блока управления соединен с управляющими входами первого и второго переключателей, выходы которых соединены с первыми информационными входами четвертого и пятого сумматоров соответственно, выходы которых соединены с последовательными информационными входами четвертого и пятого регистров соответственно, выходы которых соединены с вторыми информационными входами четвертого и пятого сумматоров софтветственно, выходы первого и второго блоков сдвига соединены с вторыми информационными входами второго и первого сумматоров соответственно, запускающий вход устройства соединен с входом обнуления блока нормализации числа.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что, блок нормализации числа содержит мультиплексор, двоичный счетчик, четыре триггера, узел памяти, элемент HE схему сравнения и два элемента

И-НЕ, выходы которых соединены с входами установки в "1" первого и второго триггеров соответственно, выходы которых соединены с информационными входами третьего триггера, выход которого является управляющим выходом блока, информационные и операционные входы блока соединены с соответствующими входами мультиплексора, выход которого соединен с информационным входом четвертого триггера, первым адресным входом записи узла памяти и с первым входом первого элемента

И-НЕ непосредственно, а с первым входом второго элемента И-HE - через элемент НЕ, управляющий вход блока нормализации числа соединен с вторыми входами элементов И-HE и входами установки в "0" первого и второго триггеров, стробирующие входы которых и стробирующий вход узла памяти соединены с синхрониэирующим входом блока, адресный вход блока соединен с первым входом схемы сравнения и информационным входом узла памяти, выход которого соединен с вторым входом схемы сравнения, выход которой и выход узла памяти являются инфориац ионными выходами блока, стробирующий вход блока соединен со стробирующими входами третьего и четвертого триггеров и со счетным входом двоичного счетчика, прямой и инверсный выходы которого соединены соответственно с первым адресным входом считывания и вторым адресным входом записи узла памяти второй адресный вход считывания которого соединен с выходом четвертого триггера, вход обнуления блока соединен с входом установки s "0 третьего триггера, 10

Устройство по и; 1, о т л ич а ю щ е е с я тем, что блок ана.-. лиза знака содержит регистр, одноразрядный узел памяти и.элемент

ИСКДОЧАЮЩЕЕ ИЛИ, выход которого и выход одноразрядного узла памяти являются выходами блока, стробирующий и информационные входы блока соединены соответственно с управляющим и информационными входами регистра, выход которого соединен с первым адресным входом одноразрядного узла памяти, второй адресный вход которого. соединен с управляющим входом блока, входы элемента ИСКЛЮЧАЮЦ ЕЕ ИЛИ соединены с выходом одноразрядного узла памяти и управляющим входом блока соответственно.

4, Устройство по п,.1, о т л и ч а ю щ е е с я тем, что блок управления содержит генератор импуль" сов, регистр, мультиплексор, четыре элемента И-НЕ, два элемента И, элемент НЕ и элемент задержки, выход которого соединен с первым выходом блока, первый вход блока соединен с управляющим входом генератора импуль сов, входом обнуления регистра и с первым входом первого разряда мультиплексора, второй вход первого разряда которого соединен с шиной сигнала

"0" блока и с первым входом второ го разряда мультиплексора, третий вход первого разряда которого соединен с выходом первого элемента

И-HE первый вход которого соединен с третьим входом блока, четвертый вход блока соединен с вторым входом первого элемента И-НЕ и с тре 4им и четвертым входами второго разряда мультиплексора, четвертый вход первого разряда которого соединен с вторым входом второго разряда муль35604 типлексора и с шиной сигнала "1" блока, пятый вход блока соединен со стробирующим входом мультиплексора и с входом элемента НЕ, выход которого соединен с первым входом второго. элемента И-НЕ, выход которого соединен с. входом элемента задержки, второй выход блока соединен с первым выходом генератора импульсов и с управляющим входом регистра, первый и второй информационные входы которого соединены с выходами соответственно первого и второго разрядов мультиплексора, первый адресный вход которого соединен с первыми входами первого и второго элементов И и с первым прямым выходом регистра, второй прямой выход которого соединен с вторым адресным входом мультиплексора, с первыми входами третьего и четвертого элементов И-НЕ, с шестым выходом блока и с вторым входом первого элемента И, выход которого соединен с девятым выходом блока, четвертый выход блока соединен с выходом второго элемента И, второй вход которого соединен с вторым входом второго элемента И-НЕ и седьмым выходом блока, первЬ|й инверс-.. ный выход регистра соединен с третьим входом второго элемента И-НЕ и вторым входом четвертого элемента И-НЕ, второй инверсный выход регистра соединен с седьмым выходом блока, второй выход генерато" ра импульсов соединен с восьмым выходом блока и с вторым входом третьего элемента И-НЕ, выход которого соединен с третьим выходом блока, второй вход блока соединен с третьим входом четвертого эле" мента И-НЕ, выход которого соединен с пятым выходом блока.

Изобретение относится к вычислительной технике, а именно к классу арифметических устройств для вычисления трансцендентных функций, и может быть использовано в цифровых моделирующих, управляющих и вычислительных системах как общего, так и специального назначения.

Известно цифровое устройство для вычисления ряда элементарных функций, реализующее алгоритм Волдера, содержащее регистры, блоки сдвига„ блоки памяти, сумматоры-вычитатели, блок управления, анализатор сходимости и т.п. причем процесс вычислений заключается в совмест1035604 ной реализации алгоритмов псевдоумножения и псевдоделения (1 ).

Недостатками устройства являются ограниченные функциональные воэможности и невысокое быстродействие.

Функциональные воэможности ограничены вследствие появления при реализации. алгоритма Волдера коэффициента деформации решения р который различен для разных классов функций и зависит от состава наборов величин шагов интегрирования, Компенсация коэффициента деформации решения осуществляется упрощением наборов формируемых функций, вводом начальных условий типа 1/pro, выполнением определенных последовательностей шагов. интегрирования.

Так как наличие р ухудшает сходимость для ряда элементарных функций с заданным набором шагов интегрирования, приходится, например, удваивать процедуры на каждой итерации, что увеличивает полное время вычислений, т,е. снижает быстродействие.

Известно цифровое устройство для вычисления элементарных функций, также реализующее алгоритм В олдера, н котором для устранения деформации

I 0 выбирается такая величина шага интегрирования, при которой — 1, причем для повышения быстродействия кроме простейших используются также формулы численного интегрирования более высоких порядков $ 2 j, Недостатками устройства являются пониженное быстродействие и невысокая точность.

Известно цифровое устройство для вычисления элементарных функций, в котором для устранения деформации решения после выполнения операции поворота вектора осуществляется умножение результата на величину 1/Рр, выполняемое на том же оборудовании, но по несколько иному алгоритму f3) °

Недостаток устройства - низкое быстродействие.

Известно также устройство, в котором для повышения быстродействия осуществляется предварительный выбор начального шага и соответствующего представления коэффициента деформации, который далее компенсируется по мере выполнения определенных итераций (4 J.

Однако в данном устройстве повы швние быстродействия происходит лишь для малых значений аргумента.

Наиболее близким к изобретению по функциональному назначению и технической сущности является устройство, которое состоит из трех регистров, четырех блоков сдвига, блока памяти, семи сумматоров, четырех переключателей, двух счетчиков, блока управления, регистра кода операций, второго блока памяти и блока анализа знака, причем коррекция деформации решения осуществляется путем вычисления на дополнительных сумматорах соответствующих поправок j 55.

Недостатки этого устройства - ограниченное быстродействие и узость функциональных возможностей и области применения вследствие ограничения диапазона изменения аргумента и невозможности непрерывного генерирования функций, в том числе с управляемым шагом, что вызвано зависимостью коэффициента деформации решения от набора итераций, в рвзультате чего этот набор задается фиксированным, поэтому вариации его, в зависимости от аргумента или режима функционирования, недопустимы, Цель изобретения - повышение быстродействия и расширение функциональных возможностей и области применения за счет увеличения диапазона изменения аргумента и возможности непрерывного генерирования функций с управляемым шагом, Поставленная цель достигается тем, что в устройство, содержащее первый, второй и третий регистры, первый и второй блоки сдвига, первый и второй переключатели, пять сумматоров, первый блок памяти, блок управле" ния, второй блок памяти, первый и второй счетчики, регистр кода операций и блок анализа знака, информационные входы которого соединены с выходами первого, второго и третьего сумматоров, которые подключены также к последовательным информационным входам первого, второго и третьего регистров соответственно, параллельные информационные входы которых соединены с соответствующими информационными входами устройства, запускающий вход устройства соединен с входом занесения регистра кода операций и с первым входом блока

604

5 1035 управления, второй вход которого соединен с первым управляющим входом устройства, второй управляющий вход устройства соединен с информационным входом регистра кода операций, выход регистра кода опт)аций соединен с управляющим входом блока анализа знака, выходы которого соединены с управляющими входами всех сумматоров, выходы первого и второго регистров соединены с информационными входами первого и второго блоков сдвига соответственно, выходы .которых соединены с информационными входами второго и первого переключателей соот- 15 ветственно, первые информационные входы первого, второго и третьего сумматоров соединены с выходами чет" вертого и пятого сумматоров и трет ьего регистра соответственно, второй . 20 информационный вход третьего сумматора соединен с выходом первого блока памяти, первый адресный вход ко.торого соединен с параллельным выходом первого счетчика, последователь- 25 ный выход которого соединен с третьим входом блока управления и счетным входом второго счетчика, последовательный выход которого соединен с четвертым входом блока управления, первый, второй и третий выходы которого соединены соответственно с уп" равляющими, первыми тактовыми и вторыми тактовыми входами первого, второго и третьего регистров, второй адресный вход первого блока памяти, 35 адресные входы бл6ков сдвига и второго блока памяти соединены с адрес-. ной шиной устройства, второй выход ф ока управления соединен со счет40 ным входом первого счетчика, дополнительно введены четвертый и пятый регистры, коммутатор и блок нормализации числа, адресный, информационные и операционный входы которого

45 соединены с параллельным выходом пер" вого счетчика, информационными входами блока анализа знака и выходом регистра кода операций соответственно, информационные выходы блока нормализации числа соединены с адресной шиной устройства, выход второго блока памяти соединен с параллельным входом второго счетчика, параллельный выход которого подключен к информационному входу коммутатора, выход которого соединен с синхрониэирующим входом блока нормализации числа, последовательный выход второго счетчика соединен со стробирующими входами блока анализа знака и блока нормализации числа, управляющий выход которого соединен с пятым входом блока управления, четвертый выход которого соединен с управляющими входами четвертого и пятого регистров и второго счетчика, пятый и шестом, выходы блока управления сое" динены с управляющими входами перво-. го блока памяти и блока нормализации числа соответственно, выходы первого и второго регистров соединены с na" раллельными информационными входа" ми четвертого и пятого регистров соответственно, первый м второй тактирующие входы которых соединены состветственно с вторым и третьим выходами блока управления, седьмой и восьмой выходы которого соединены соответственно с входом обнуления первого счетчика и управляющим входом коммутатора, девятый выход блока управления соединен с управляющими входами первого и второго переключателей, выходы которых соединены с первыми информационными входами четвертого и пятого сумматоров со-. ответственно, выходы которых соединены с последовательными информат ционными входами четвертого и пятого регистров соответственно, выходы которых соединены с вторыми информационными входами четвертого и пятого сумматоров соответственно, выходы первого и второго блоков- сдвига соединены с вторыми информационными входами второго и первого суммато" рое соответственно, запускающий вход устройства соединен с входом обнуления блока нормализации числа.

Блок нормализации числа выполнен в виде мультиплексора, двоичного счетчика, четырех триггеров, узла памяти, элемента НЕ, схемы сравнения и двух элементов И-НЕ, выходы которых соединены с входами установки в "1" первого и второго триггеров соответственно, выходы которых соединены с информационными входами третьего триггера, выход которого яв" ляется управляющим выходом блокаинформационные и операционный входы блока соединены с соответствующими входами мультиплексора, выход которого соединен с информационным входом четвертого триггера, первым адресным входом записи узла памяти и с первым входом первого элемента И-НЕ не10М604

40 посредственно, а с первым входом вто" рого элемента И-НЕ - через элемент

НЕ, управляющий вход блока нормализации числа соединен с вторыми входа" ми элементов И-НЕ и входами установки в "У первого и второго триггеров, стробирующие входы которых и стробирующий вход узла памяти соединены с синхронизирующим входом блока, адресный вход блока соединен с первым входом схемы сравнения и информационным входом узла памяти, выход которого =îåäèíåí с вторым входом схемы сравнения, выход которой и выход узла памяти являются инфор- 15 мационными выходами блока, стробирующий вход блока соединен со стробирующими входами третьего и четвертого триггеров и со счетным входом двоичного счетчика, прямой и инверс- 70 ный выходы которого соединены соответственно с первым адресным входом считывания и вторым адресным входом записи узла памяти, второй адресный вход считывания которого сое- 75 динен с выходом четвертого триггера, вход обнуления блока соединен с вхоцом установки в "О" третьего триггера„.

Блок анализа знака выполнен в виде З0 регистра, одноразрядного узла памяти и элемента ИСКЛОЧАЮЩЕЕ ИЛИ, выход которого и выход одноразрядного узла памяти являются выходами блока, стробирующий и информационные вхо35 ды блока соединены соответственно с управляющим и информационными входами регистра, выход которого соединен с первым адресным входом одноразрядного узла памяти, второй адресный вход которого соединен с управляющим входом блока, входы элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с выходом одноразрядного узла памяти и управляющим входом блока соответственно.

Блок управления выполнен в виде генвратора имлу, регистра, мультиплексора, четырех элементов

И-НЕ, двух элементов И, элемента HE и элемента задержки, выход которого

50 соединен с первым выходом блока, первый вход блока соединен с управляющим входом генератора импульсов, входом обнуления регистра и с первым входом первого разряда мультиплек-. сора, второй вход первого разряда которого соединен с шиной сигнала

"0" блока и с первым входом второго разряда мультиплексора, третий вход первого разряда которого соединен с выходом первого элемента

И-HE первый вход которого соединен с третьим входом блока, четвертый вход блока соединен с вторым входом первого элемента И-HE и с третьим и четвертым входами второго разряда мультиплексора, четвертый вход первого разряда которого соединен с вторым входом второго разряда мультиплексора и с шиной сигнала

"1" блока, пятый вход блока соединен со стробирующим входом мультиплексора и с входом элемента НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с входом элемента задержки, второй выход блока соединен с первым выходом генератора импульсов и с управляющим входом регистра, первый и второй информационные входы которого соединень! с выходами соответственно первого и второго разрядов мультиплексора, первый адресный вход которого соединен с первыми входами первого и второго элементов И и с первым прямым выходом регистра, ьторой прямой выход которого соединен с вторым адресным входом муль— типлексора, с первыми входами третьего и четвертого элементов И-НЕ, с шестым выходом блока и с вторым входом первого элемента И, выход., которого соединен с девятым вь ходом блока, четвертый выход .Рлока соединен с выходом второго элемента И, второй вход которого соединен с вторым входом втооого элемента И-НЕ и седьмым выходом блока, первый инверсный выход регистра соединен с третьим входом второго элемента И-НЕ и вторым входом четвертого элемента

И-НЕ, второй инверсный выход регистра соединен с седьмым выходом блока, второй выход генератора импульсов соединен с восьмым выходом блока и с вторым входом третьего элемента

И-НЕ, выход которого соединен с третьим выходом блока, второй вход блока соединен с третьим входом четвертого элемента И-НЕ, выход которого соединен с пятым выходом блока.

На фиг. изображена структурная схема устройства; на фиг. 2 - схема блока нормализации числа; на фиг. 3схема блока анализа знака; на фиг,4схема блока управления.

Устройство содержит первый 1, второй 2, третий 3, четвертый 4 и пятый 5 регистры, первый 6 и второй

7 блоки сдвига, первый 8 и второй 9 переключатели, первый 10, второй

1t, третии 12, четвертый 13 и пятый 14 сумматоры, первый блок 15 памяти, блок 16 управления, первый

17 и второй 18 счетчики, регистр l9 кода операций, блок 20 анализа знака, второй блок 21 памяти, коммутатор 22 и блок 23 нормализации числа, информационные входы 24 которого соединены с выходами первого 10, второго 11 и третьего 12 сумматоров и с соответствующими информационными входами 25 блока 20 анализа знака, выходы которого соединены с управляющими входами всех сумматоров !0-14, Выходы первого 10, второго 11 и третьего 12 сумматоров соединены с последовательными информационными входами перaoro 1, второго 2 и третьего 3 регистров соответственно, параллельные информационные входы которых соединены с информационными входами 26 устройства, запускающий вход 27 которого соединен с первым входом блока 16 управления, с входом занесения регистра 19 кода операций и с входом обнуления блока 23 нормализации числа. Второй вход блока

16 управления соединен с первым управляющим входом 28 устройства, второй управляющий вход 29 которого соединен с информационным вхо-дом регистра 19 кода операций, выход которого соединен с управляющим входФ« блока 20 анализа знака, и с операционным входом .блока 23 нормализации числа. Управляющие входы первого 1, второго 2 и третьего 3 регистров соединены с первым выходом 30 блока 16 управления, второй выход 31 которого соединен с первыми тактовыми входами всех регистров 1-5 и со счетным входом первого счетчика 17, последовательный выход которого соединен со счетным входом второго счетчика !8 ис третьим входом 32 блока 16 управления, третий выход 33 которого соединен с вторыми тактовыми входами всех регистров 1-5, Четвертый выход 34 блока 16 управления соединен с управляющими входами четвертого 4 и пятого 5 регистров и с управляющим входом второго счетчика !8, по.

035604

10 следовательный выход 35 которого соединен со стробирующими входами блока 20 анализа знака, блока 23 нормализации числа и с четвертым

5 входом блока !6 управления, пять1й вход 36 которого соединен с управляющим выходом блока 23 нормализации числа. Пятый выход 37 блока

16-управления соединен с управляю1О щим входом первого блока 15 памяти, первый адресный. вход которого соединен с параллельным выходом первого счетчика !7 и с адресным входом блока 23 нормализации числа, 15 управляющий вход которого соединен с шестым выходом 38 блока 16 управления, седьмой выход которого соединен с обнуляющим входом первого счетчика 17. Восьмой выход 39

20 блока 16 управления соединен с управляющим входом коммутатора 22, выход которого соединен с синхронизирующим входом блока 23 нормализации числа, информационные выходы кото25 рого по адресной шине 40 устройства . соединены с адресными входами первого 6 и второго 7 блоков сдвига с вторым адресным входом первого блока 15 памяти и с адресным входом второго блока 21 памяти, выход которого соединен с параллельным sxop второго счетчика 18, параллельный. выход которого соединен с инФормационным входом коммутатора 22 °

Девятый выход блока 16 управления соединен с управляющими входами первого 8 и второго 9 переключателей, выходы которых соединены с первыми информационными входами чет40 вертого 13 и пятого 14 сумматоров соответственно. Выход четвертого сумматора 13 соединен с первым ин" формационным входом первого суммато ра 19 и с последовательным информационным входом четвертого регистра выход которого соединен с вторым информационным входом четвертого сумматора 13. Выход пятого сумматора 14 соединен с первым информа"

50 ционным входом второго сумматора 11 и с последовательным информационным входом пятого регистра 5, выход которого соединен с вторым информационным входом пятого сумматора 14.

Выход первого регистра 1 соединен с

55 параллельным информациЬнным входом четвертого регистра 4 и с информационным входом первого блока 6 сдви"

ra, выход которого соединен с ин1035604

5

55 формационным входом второго переключателя 9 и с вторым информационным входом второго сумматора 11. Выход второго регистра 2 соединен с параллельным информационныч входом пятого регистра 5 и с информационным входом второго блока 7 сдвига, выход которого соединен с информационным входом первого переключателя 8 и с вторым информационныч входом первого сумматора 10. Выход третьего регистра 3 соединен с первым информационным входом третьего сумматора 12, второй информационный вход которого соединен с выходом первого блока 15 памяти.

Блок 23 нормализации числа (фиг.2 содержит мультиплексор 41, двоичный счетчик 42, первый 43, второй 44, третий 45 и четвертый 46 триггеры узел 47 памяти, элемент НЕ 48, схему 49 сравнения и два элемента

И-HE 50 и 51. Выходы элементов

НЕ 50 и 51 соединены с входами установки в "1 первого 43 и второго

44 триггеров соответственно, выходы которых соединены с информационными входами третьего триггера 45, выход которого лаляется управляющим выходом блока. Информационные 24 и операционный входы бпока 23 соединены с соответствующими входами мультиплексора 41, выход которого соединен с информационным входом чет аертого триггера 46 первым адресныч входом записи узла 47 памяти и с первым входом первого элемента

И-kE 50 непосредственно, а с первым входоч второго элемента И-НЕ 51 через элемент НЕ 48, Управляющий вход блока 23 нормализации числа сое динен с вторыми входами элементов

И-HE 50 и 51 и входами установки в

"0 первого 43 и второго 44 триггеров, стробирующие входы которых и стробирующий вход узла 47 памяти соединены с синхронизирующим входом блока 23, Адресный вход блока 23 соединен с первым входом схемы 49 сравнения и информационным входом узла 47 памяти, выход которого соединен с вторым входом схемы 49 срав" нения, выход которой и выход узла

47 памяти являются информационными выходами блока 23. Стробирующий вход блока 23 соединен со стробиру»щичи входами третьего 45 и четвертого 46 триггеров и со счетным входом двоичного счетчика 42, прлмой и инверсный выходы которого соединены соответственно с первым адресным входоч считывания и вторым адресным входом записи узла 47 памяти, второй адресный вход считывания которого соединен с выходом четвертого триггера 46, Вход обнуления блока

23 соединен с входом установки а "0" третьего триггера 45.

Блок 20 анализа знака (фиг. 3) содержит регистр 52, одноразрядный узел 53 памяти и элемент ИСКЛРЧАЮЦЕЕ ИЛИ 54, выход которого и выход одноразрядного узла 53 памяти являются выходами блока 20. Стробирующий и информационные 25 входы блока

20 соединены соответственно с управляющим и информационными входами регистра 52, выход которого соединен с первым адресным входом одноразрядного узла 53 памяти, второй адресный вход которого соединен с управляющим входом блока 20. Входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 54 соединены с выходом одноразрядного узла

53 памяти и управляющим входом блока 20 соответственно, Блок 16 управления (фиг. 4)l содержит генератор 55 импульсоа, регистр 56, мультиплексор 57, четыре элемента И-НЕ 58-61, два элемента И 62 и 63, элемент НЕ 64, элемент 65 задержки, выход которого соединен с первым выходом 30 блока 16. Первый вход блока 16 соединен с управляющим входом генератора 55 импульсов, обнуляющим входоч регистра 56 и с первым входом первого разряда мультиплексора 57, второй вход первого разряда которого соед11нен с шиной сигнала 0" блока 16 и с первым входом второго разряда мультиплексора 57, третий вход первого разряда которого соединен с выходом первого элемента И-НЕ 58, первый вход которого соединен с третьим входом 32 блока 16. Четвертый вход блока 16 соединен с вторым входом первого элемента И-НЕ 58 и с третьим и четвертым входами второго разряда мультиплексора 57, четвертый вход первого разряда которого соединен с вторым входом второго разряда мультиплексора 57 и с шиной сигнала "1и блока 16 ° Пятый вход

36 блока 16 соединен со стробирующич входом мультиплексора 57 и с входоч элемента HE 64, выход которого соединен с первым входом второго эле13

1035604 мента И-HE 59, выход которого соединен с входом элемента 65 задержки.

Второй выход блока 16 соединен с первым выходом генератора 55 импульсов и -с управляющим входом регистра

56, первый и второй информационные входы которого соединены с выходами соответственно первого и второго разрядов мультиплексора 57, первый адресный вход которого соединен с первыми входами первого 62 и второго 63 элементов И и с первым прямым выходом регистра 56, второй прямой выход которого соединен с вторым адресным входом мультиплексора 57, с первыми входами третьего 60 и четвертого 61 элементов И-НЕ, с шестым выходом

38 блока 16 и с вторым входом первого элемента И 62, выход которого соединен с девятым выходом блока 16.

Четвертый выход 34 блока 16 соединен с выходом второго элемента И 63, второй вход которого соединен с вторым входом второго элемента И-НЕ 59 и седьмым выходом блока 16. Первый инверсный выход регистра 56 соединен с третьим входом *второго элемента И-НЕ 59 и вторым входом четвертого элемента И-НЕ 61. Второй инверсный выход регистра 56 соединен с седь-Ю мым выходом блока 16. Второй выход генератора 55 импульсов соединен с восьмым выходом 39 блока 16 и вторым входом третьего элемента И-НЕ 60 выход которого соединен с третьим З5 выходом 33 блока 16. Второй вход блока

16 соединен с ретьим входом четвертого элемента И-HE 61, выход которого соединен с пятым выходом 37 блока 16.

Последовательность работы устрой- 40 ства состоит в задании данных в виде кодов по информационным входам

26 устройства, управляющего и запускающего сигналов по первому управляющему 28 и запускающему 27

45 входам устройства соответственно, кода операций по второму управляющему входу 29 устройства и съеме данных с первого 1, второго 2 и третье-,. го 3 регистров после формирования

50 импульсного сигнала р по управляющему выходу блока 23 нормализации числа, Работа устройства основывается на рекуррентных соотношениях

S(0) „+ Х„2. ";

1+» " 1

X = Х. +q . y о-«+»7

1 ",1 1 1+» = 1+ g; X;2 ((.2 ) ()

Х(1 =Х „+„+g g, g (>») -(» »)

3 (1) = 3 1+„+9 3 (3 " Z-(»+»).

1с» л)

/ ъ х =Х(м")

141

»+»

1- „у(в;) .

1+» о(1+» = » + ((- » (5) где J — номер коррекции, j=1i2ю,3е ° ° °,m:

» У

С„- — константы истинного значения аргумента, О - (г (1+

C;-2.М"01 (2-(»+»>) 1Ри. Я =+4, (7)

I индекс итерации, принимаю---щий целочисленные значения в диапазоне О-п, где и - разрядность двоичного представления данных.

Реализация соотношений (1)-(4) с погрешностью до ошибок округления при вычислениях с двоичной разрядностью и эквивалентна соотношениям

Х; „=)(„+ (S;+S, -(»"

3,,„= „+ 1,. (у„.,х„„). -6" (8)

В свою очередь, реализация соотношений 8 не приводит к появлению деформации вектора решения на любой итерации с индексом 1, поэтому наборы итераций могут быть произвольными и задаваться как принудительно, например в виде одной итерации при генерировании функций с, шагом С (7)

1 так и автоматически, т.е. когда индексы i заранее не определы и формируются в процессе вычислений.

Для определения индекса i, а также момента окончания итераций, служит блок 23 нормализации числа (фиг.2)

На информационные входы 24 мультиплексора 41 поступают последовательные коды с выходов первого 10, вто" рого !1 и третьего 1? сумматоров, представленные в дополнительном коде младшими разрядами вперед, В соответствии с кодом операций (КОП) на выход мультиплексора 41 передается

<ОЛ г, ОДНг,no Иэ УК,а,а(-. I X СУММаТОРОВ.

В ц;-; i 0 íûå коды нуль т!4 пле !

СЛУчав ПОЛО1ИТЕЛЬНОГО ЧИСЛа (Ва

l риа -:,, !i = эбходимо Определит ь ад ..:ес и,: ле,.л- -егс, начиная с младщих р-: Ояг:: 1, са 1ОГО гевого), единичного —.;-:": р,,".,::,;.-. для отрица-:,ельного чис(;-;..-;р;,:-T -, ) . адрес последнего, ., О:. -во,:,, улееого разряда.

:.ь э ан:.,и = .!póåìîå число

i!:=.";;- 1е и вь! 4 адресный вход — и..:,,;"а 17 памяти 7, выполненг:,,=, - <мер, на 4-рег IcTpoBoH ЗУ ,;- па, ., " " (Si! 7- I 70), Сост ян,1е

Лво:;"! -, г:„г 1е1 - i

:;.,".;-: .,е;

B;-I-.:!!i4 . Р:

О-ньй вход узла 47 памяти, зали::..:з:ется : †: О,",н. : группу ячеек памяти, С-,:. ыаа-Ц4:-. ОСУЩЕ<-тВЛЯЕтСЯ Иэ ОДНОЙ

::,- ."«и пам-;TI =:торой группы, в кото,=и. †;†.:валась информация HB пре, .,ыау. ей "; рации. Выбор ячейки памяр :.nTãü дл» считывания осуще е веотым триггером -I6, I-IB

/ Г

:;,:-; <эм запоминается информация о Ir ке 1|ела в предыдущей ИTерации, д дэг с: —, —.. к." памяти для группь. за",:,1си Опгедс.-:котся значением разряда

:-",ал ".ируе -;Ого .1сл-i. Гак как на ад зеcнь.Й вход блока 33 нормализации

- 1сл пос гупают кодь. с параллельное =;-хода перво" О счетчика 17„ опре, =. †;яюш е номеэ текуще -о разряда, напри,ер, в ячейку памяти с ад;..асом 00 эаг 1сываются номера разрядов„ соответствующие информацион.;Ол; 0i разряда анализируемого числа, а в ячейку памяти с адресом 01

;;o ..-,;-.. pBBpnäoB для информационных

Оазр=;даx анализируемого числа„

В::;;.. -. е -екущей итерации, когда ана;.:4Ç р -:-,=я. ЭчаКОВьй раэряд, дВОИЧ— .че чик 42 гереключаетcR, B coc тояние -:.етвертОГО триГГера 46 устань:.-и;:.Bà:-,; в соответствии со эна.,ОВЫМ, 1ГЯДО. ГОЭТДМУ ДП i Ваомам:.;: г1 «,",рес считывания ячейки памяти са п<)с.;;"!:, 0! !BI итео ад ии буд" т 01, дп-. в.:р..!B ITB О -. 00, R итоге, на

1С

2Q