Устройство для контроля цифровых блоков
Патент 1037259
Авторы
Классы МПК
Устройство для контроля цифровых блоков
Иллюстрации
Реферат
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН
„„SU„„1037259 А
3 5О G 06 F 11/16
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н АВТОРСКОМУ(СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3 22510/18-24 (22) 03. 08.81 (46) 23.08.83. Бюл. И 31 (72) Н.Н. Новиков, Н.И. Танцюра и А.Н. Новиков (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР
У 526834, кл. G 06 F 11/00, 1974.
2. Авторское .свидетельство СССР
li 519723, кл. С 06 F 11/00, 1974 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ
ЦИФРОВЫХ БЛОКОВ, содержащее генератор псевдослучайных последовательностей, задающий генератор, блок формирователей сигналов, блок дискриминаторов, два блока сравнения, два счетчика, блок управления, блок управления имитацией неисправностей, контактный блок, блок усилителей, эталонный узел, имитатор неисправностей, блок индикации, причем первый выход блока управления соединен с входом задающего генератора, с управляющим входом генератора псевдослучайных последовательностей, второй выход .блока управления соединен с управляющим входом блока формирователей сигналов, третий выход блока управления соединен с управляющим входом блока дискриминаторов, с управляющим входом первого блока сравнения, первый вход блока управления соединен с первым выходом блока дискриминаторов, второй вход блока управления соединен с выходом первого блока сравнения, первый и второй входы которого соединены соответственно с выходом эталонного блока и вторым выходом блока дискриминаторов, информационный вход которого соединен с выходом проверяемого блока, выход задающего генератора соединен с тактовнм входом блока формирователей сигналов, с вторым входом генератора псевдослучайных последовательностей, группа выходов которого соединена с группой информационных входов блока формирователей сигналов, группа выходов которого соединена с группой входов проверяемого и эталонного блоков, группа выходов первого счетчика соединена с первой группой входов блока управления, первая группа выходов которого соединена с группой входов первого счетчика, выход которого соединен с первым входом блока индикации, первая с группа входов которого соединена с первой группой входов блока управле" ния имитацией неисправностей, первая группа выходов которого соединена с С второй группой входов блока управления, вторая группа входов блока 2 управления имитацией неисправностей соединена с первой группой выходовимитатора неисправностей, вторая груп" па выходов которого соединена с груп- © .пой входов эталонного узла, группа 4 выходов которого соединена соответст- © венно с первой группой входов второ" CA го блока сравнения, вторая группа CO входов которого соединена соответственно с первой группой входов имита- тора неисправностей, с группой выходов блока усилителей, группа входов которого соединена с группой выходов )3 контактного блока, группа входов которого соединена с группой выходов проверяемого узла, первый выход блока управления имитацией неисправностей соединен с входом второго счетчика, группа выходов которого соединена со37259
10 ответственно с второй группой входов имитатора неисправностей, вторая груп" па выходов блока управления имитацией неисправностей соединена с второй группой входов блока индикации, третья группа входов которого соединена
- с третьей группой выходов блока управ" ления имитацией неисправностей, четвертая группа выходов которого соединена с четвертой группой входов блока индикации, пятая группа входов которого соединена с пято" rpynnoA выходов блока управления имитацией неисправностей, о т л и ч à ю щ е е с s тем, что, с целью расширения функциональных возможностей путем определения минимизированного проверяющего теста, в устройство введены блок фор мирования импульсов считывания, блок памяти, две группы элементов И, блок определения теста, дешифратор, причем группа входов дешифратора соеди-, нена с группой выходов блока формирователей сигналов, выходы деаифратора соединены соответственно с первыми входами элементов И первой группы, вторые входы которых соединены с вторым выходом блока управления имитацйей неисправностей, первый вход которого соединен с выходом второго блока сравнения, с третьими входами элементов И первой группы, с управляющим входом Ьлока памяти, первая
: группа информационных входов которого соединена с группой выходов второго счетчика, выход которого соединен с первым входом блошка формирования импульсов считывания, второй вход которого соединен с выходом блока па" мяти, с вторым входом блока управле" ния имитацией неисправностей, третья .группа входов которого соединена со" ответственно с первой группой выходов блока определения теста, вторая группа выходов которого соединена с второй группо" информационных входов био" ка памяти, группа выходов которого соединена с первой группой входов блока определения теста, вторая группа входов которого соединена с первой груп.пой выходов блока формирования импульсов считывания, с группой управляющих входов блока памяти, вторая группа информационных входов которого соединена соответственно с выходами элементов И первой группы, соответствен" но с информационными входами регистра, управляющие входы которого соединены с третьим выходом блока управления имитацией неисправностей, четвертая группа входов которого соединена соответственно с выходами регистра, с первыми входами элементов И второй группы, вторые входы которых соединены соответственно с группой выходов эталонного узла, выходы элементов И второй группы соединены соответственно с пятой группой входов блока управления имитацией неисправностей, выход блока определения теста соединен с третьим входом блока формирования импульсов считывания, вторая группа выходов которого соединена с третьей группой входов блока определения теста.
2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок управления имитацией неисправностей содержит узел запуска, счетчик, переключатель, элемент ИЛИ, четыре регистра, триггер, три элемента И, группу элементов И, элемент НЕ, причем первый вход первой группы входов блока соединен с первым входом узла запуска, второй вход которого соединен с выходом первого элемента И и является первым выходом пятой группы выходов блока, второй вход первой гр ппы входов которого соединен со счетным входом сметчика, установочный вход которого соединен с выходом переключателя, с третьим входом узла запуска с нулевыми входами первого, второго, третьего и четвертого регистров, с нулевым входом триггера и является третьим выходом блока, первый вход которого соединен с первыми входами элементов И группы, с первым входом первого элемента И, второй вход которого соединен с выходом элемента НЕ, вход которого соединен с выходом элемента ИЛИ и является первым выходом Ьлока, второй выход которого соединен с выходом узла запуска, с вторыми входами элементов И группы, третьи входы которых являются соответственно второй группой входов блока, второй вход которого соединен с пер8blM входом второго элемента И, второй вход которого соединен с выходом переполнения счетчика, с четвертым входом узла запуска, с первым входом третьего элемента И, группа входов которого соединена соответственно с инверсивными выходами первого регистра, единичные входы которого соединены соответственно с выходами элементов И группы, третья группа входов блока соединена соответственно с единичными
1037259 входами второго регистра, выходы которого являются четвертой группой выходов блока, четвертая и пятая. группы входов которого соединены соответственно с единичными входами третьего и четвертого регистров, выходы которых являются соответственно второй и третьей группами выходов блока, второй выход пятой группы выходов которого соединен с .выходом триггера, единичный вход которого соединен с выходом второго элемента И,третий выход . пятой группы выходов блока соединен с выходом третьего элемента И, группа выходов узла.Запуска является первой группой выходов блока.
3. Устройство по пп.1 и 2, о т л ич а ю щ е е с я тем, что узел запуска содержит элемент И, элемент ИЛИ, триггер, переключатель, причем выход переключателя соединен с первым входом элемента И, второй вход которого является первым входом узла, второй вход которого соединен с первым входом элемента ИЛИ, второй вход которого является третьим входом узла,- четвертый вход. которого соединен с третьим входом элемента ИЛИ, выход которого соединен с нулевым входом триггера и является первым выходом группы выходов узла, второй выход первой груп пы выходов которого соединен с инверсным выходом триггера, с третьим входом элемента И, выход которого соеди-! нен с единичным входом триггера, прямой выход которого является выходом узла.
4. Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что блок формирования импульсов считывания содержит элемент. задержки, элемент НЕ, элемент И, два генератора тактовых импульсов, два счетчика, два дешифртора, две группы элементов И, причем первый вход блока соединен с входом элемента задержки, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом элемента НЕ, вход которого является вторым входом блока, выход элемента И соединен с управляющим входом первого генератора тактовых импульсов, выход которого соединен со счетным входом первого счетчика, с первыми входами элементов И первой группы, вторые входы которых соединены соответственно с выходами первого дешифратора, входы которого соединены с; выходами разрядов счетчика, выход переполнения которого соединен с управляющим входом второго генератора тактовых импульсов, выход которого соединен со счетным входом второго счетчика, с первыми входами элементов И второй группы, вторые входы которых соединены соответственно с выходами второго дешифратора, входы которого соединены с выходами разрядов второго счетчика, вход сброса которого соединен с входом сброса первого счетчика и является третьим входом блока, выходы элементов И первой и второй групп являются соответ-. ственно выходами первой и второй
-групп блока.
5. Устройство по п..1, о т л и ч а ю щ е е с я тем, что блок определения теста содержит два элемента
ИЛИ, элемент задержки, счетчик,(n +1) группу элементов И (где ь - число входных воздействий ), дешифратор,о регистр, формирователь импульсов, причем первая группа входов блока соединена с входом первого элемента ИЛИ, с входами второго элемента ИЛИ, выход которого соединен с, входом элемента задержки, с первыми входами элементов И первой группы, вторые входы которых соединены с выходами счетчика, счетный вход которого соединен с выходом первого элемента ИЛИ, выход элемента задержки соединен с входом сброса счетчика, выходы элементов И первой труппы соединены с входами дешифратора, выходы которого соединены соответственно с первыми входами элементов И групп с второй по(0+1)-ую, вторые входы ко" торых являются соответственно второй группой входов блока, выходы элементов И группы с второй по (и+1)-ую соединены соответственно с единичными входами регистра, нулевые входы которого соединены с выходом узла фо1 мировдния импульсов и Являются вы ходом блока, выходы регистра соединены соответственно с информационными входами узла формирования импульсов, первая и вторая группы выходов которого являются соответственно первой и второй группами блока, третья группа входов которого соединена соответственно с управляющими входами узла формирования импульсов.
1 10372
Изобретение относится к автоматике и вычислительной технике и может быть использовано для определения про" веряющих тестов сложных комбинационных схем.
Известно устройство для контроля и поиска неисправностей комбинационных схем, содержащее источник питания, блок фиксации неисправностей, коммутатор переменных логических функ- р ций, коммутатор переменных инверсных логических функций, коммутирующие элементы, которые через электронные ключи, управляющие входы которых через элементы ИЛИ соединены с входами шагового коммутатора и с выходными шинами другой группы данного коммутато", ра, соединяющиеся с входными в другом вклоченном положении тех же коммутирующих элементов с управляющими входами диагностируемой схемы. Нагрузкой диагностируемой схемы является блок фиксации неисправностей, входы которого через коммутирующие элементы. коммутатора конъюнкций подключены к . одноименным входам шагового коммута" тора, в каждом положении которого источник питания подключен к одной из входных шин одного матричного коммутатора совместно со всеми входными шинами и входами всех элементов ИЛИ другого коммутатора (1 1.
Недостатком указанного устройства является невозможность его применения для контроля сложных комбинационных схем. 35
Наиболее близким по технической сущности к предложенному является устройство для контроля цифровых модулей и проверки качества тестов, со-4р держащее генератор псевдослучайных последовательностей, блок дискриминаторов, первый блок сравнения, контактный блок, блок усилителей, сменную плату с эталонной интегральной схе- 45 мой, два имитатора неисправностей, счетчик тактов, основной блок управ" ления, счетчик неисправностей, вто" рой и третий Ьлоки сравнения, регистр длины теста, регистр и дополнительный блок управления, причем первый выход основного Ьлока управления соединен со входом генератора синхронизации и с одноименными входами генератора псевдослучайных последовательностей, блока формирователей, блока дискримина-55 торов и первого блока сравнения,первый вход — с одноименным выходом блока дискриминаторов, а второй вход
59 2 с выходом первого блока сравнения, flPpBblH и ВТОРОЙ ВХОДЫ кОтОрогО СО» единены с шиной выходных сигналов эталонного модуля и вторым выходом бло-ка дискриминаторов соответственно, второй выход блока дискриминаторов соединен с шиной выходных сигналов контролируемого модуля, первый выход генератора синхронизации соединен с вторым входом блока формирователей, второй выход - с одноименным входом генератора псевдослучайных последовательностей, выход которого соединен с третьим входом блока формирователей, выход которого соединен с шиной входных сигналов контролируемого и эталонного модулей. Первый выход дополнительного блока управления соединен с одноименным входом регистра длины теста и третьим входом основного блока управления, второй и третий выходы - со входами счетчика неисправностей и регистра результата соответственно, пеpRtlH xo - Bblxo» дом второго блока сравнения и третьим выходом основного блока управления, второй вход - с первыми входами первого и второго имитаторов неисправностей и выходом счетчика неисправностей, третий вход - с выходом регистра результата, а четвертый вход " с выходом третьего блока сравнения, первый вход которого соединен с выходом блока усилителей и вторым входом первого имитатора неисправностей, а второй - вход - с выходом второго имитатора неисправностей, второй вход которого соединен с выходом эталонной схемы сменной платы, вход которой соединен с выходом эталонной схемы сменной платы, вход которой соединен с выходом первого имитатора неисправностей, вход блока усилителей соединен с выходом контактного блока, вход которого соединен с шиной входных и выходных сигналов интегральных схем модуля, выход регистра длины теста соединен с первым входом второго блока сравнения, второй вход которого соединен с одноименным входом регистра длины теста и первым выходом счетчика тактов, второй вход и первый вход которого соединен с четвертым входом и вторым выходом основного Ьлока управления соответственно, дополнительные входы — выходы счетчика тактов, регистра длины теста, регистра результата, дополнительного и основного блоков управления соедикоторого соединен с первым входом блока индикации, первая группа входов которого соединена с второЙ ".группой выходов блока управления, третья группа выходов которого соединена с первой группой входов блока управления имитацией неисправ" ностей, первая группа выходов которого соединена с второй rpynnoA входом блока управления, вторая груп" па входов блока управления имитациеи. неисправностей соединена с первой группой выходов имитатора неисправностей, вторая группа выходов которого соединена с группой входов эталонного узла, группа выходов которого соединена соответственно с первой группой входов второго блока сравнения, вторая группа входов которого соединена соответственно с первой группой входов имитатора .ненсврввностей, с группой выходов блока усилителвц, группа входов которого соединена с группой выходов контактного блока, группа входов которого соединена с группой выходов проверяемого узла, первый выход блока управления имитацией неисправностей соединен с входом второго счетчика, группа выходов которого соединена соотзатстеенно с второй группой входов. имитатора неисправностей, вторая группа выходов блока управления имитацией неисправностей соединена с второй группой входов блока индикации, третья rpynпа входов которого соединена с третьей группой выходов блока управления имитацией неисправностей, четвертая группа выходов которого соединена с четвертой группой входов бло- . ка индикации, пятая групяа входов которого соединена с пятой группои выходов блока управления имитацивй неисправноствй, введены блок формирования импульсов считывания, блок памяти, две группы элементов И, блок определения теста, дешифватор, причем группа входов дешифратора соединена с группой выходов блока формирователей сигналов, выходы дешифратора соединены соответственно с первыми входами элементов И первой группы, вторые входы которых соединены с вторым выходом блока управления имитацией неисправностей, первый вход которого соединен с выходом второго блока сравнения, с третьими входами элементов И первой группы, с упрввля40
3 . 1037259 4 иены с шиной сигналов индикации и пуль- пой входов первого счетчика, выход та управления (2 Д.
Недостатком известного устройства является невозможность его применения для логического определения одного из минимальных проверяющих тестов или близкого к нему для проверяемого блока, так как в устройстве анализируются только случайно выбранные тесты, а сами тесты не 10 определяются. . Целью изобретения является расширение функциональных возможностей путем определения минимизированного проверяющего теста. 15
Поставленная цель достигается тем, что в устройство для контроля цифровых блоков, содержащее генератор псевдослучайных последовательностей, задающий генератор, блок формировате- 20 лей сигналов, блок дискриминаторов, два блока сравнения, два счетчика, блок управления, блок управления имитацией неисправностей, контактный блок, блок усилителе9, эталонный д5 узел, имитатор неисправностей, блок индикации, причем первый выход блока управления соединен с входом задающего генератора, с управляющим входом генератора псввдослучайных последова" З тельностей, второй выход блока управления соединен с управляющим входом блока формирователей сигналов,третий выход блока управления соединен с управляющим входом блока дискриминаторов, с управляющим входом первого блока сравнения, первый вход блока управления соединен с первым выходом блока дискриминаторов, второй вход блока управления соединен с выходом первого блока срввнения, первый и второй входы которого соединены соответственно с выходом эталонного блока и вторым- выходом блока дискриминатовов информационный вход которого соединен с выходом проверяемого блока, выход задающего генератора соединен с тактовым входом блока формирователей сигнелоа, с вторым входом генераторв псевдослучайных последовательностей, группа выходов которого соединена с группой информационных входов блока формирователей сигналов, группа выходов которого соединена с группой входов проверяемого и эталонного блоков, группа выходов первого счетчика соединена с первой группой входов блока управления, первая груп- па выходов которого соединена с груп5 1 0372 ющим входом блока памяти, первая группа информационных входов которого соединена с группой выходов второго счетчика, выход которого соединен с первым входом блока формирования им пульсов считывания, второй вход которого соединен с выходом блока памяти, с вторым входом блока управления имитацией неисправностей, третья группа входов которого соединена щ соответственно с первой группой выходов блока определения теста, вто" рая группа выходов которого соединена с второй группой информационных входов блока памяти, группа выходов которого соединена с первой группой входов блока определения теста, вторая группа входов которого соединена с первой группой выходов блока формирования импульсов считывания c rpyn yp пой управляющих входов блока памяти, вторая группа информационных входов которого соединена соответственно с выходами элементов И первой группы, соответственно с информационными вхо" дами регистра, управляющие входы которого соединены с третьим выходомблока управления имитацией неисправностей, четвертая группа входов которого соединена соответственно с вы" ходами регистра, с первыми входами элементов И второй группы, вторь|е вхоо ды которых соединены соответственно с группой выходов эталонного узла, выходы элементов И второй группы соединены соответственно с пятой группой 35 входов блока управления имитацией неисправностей, выход блока определения теста соединен с третьим входом блока формирования импульсов считывания, вторая группа выходов которого соеди-4О нена с третьей группой входов блока определения теста, Блок управления имитацией неисправ" ностей содержит узел запуска, счетчик 45 переключатель, элемент ИЛИ, четыре регистра, триггер, три элемента И, группу элементов И, элемент НЕ, причем первый вход первой группы входов блока соединен с первым входом узла запуска, второй вход которого соединен с выходом первого элемента И и является первым выходом пятой группы выходов блока, второй вход первой группы входов которого соединен со счетным входом счетчика, установочный вход которого соединен с выходом переключателя, с третьим входом узла запуска, с нулевыми входами первого, 59 .ь второго, третьего и четвертого регистров, с нулевым входом триггера и является третьим выходом блока, первый вход которого соединен с первыми входами элементов И группы, с первым входом первого элемента И, второй вход которого соединен с выхо" дом элемента НЕ, вход которого со" единен с выходом элемента ИЛИ и является первым входом блока, второй вы" ход которого соединен с выходом узла запуска, с вторыми входами элемен-. тов И группы, третьи входы которых являются соответственно второй группой входов блока, второй вход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом переполнения счетчика, с четвертым входом узла запуска, с первым входом третьего элемента И, груп" па входов которого соединена соответственно с инверсивными выходами первого регистра, единичные входы которого соединены соответственно с выходами элементов И группы, третья группа входов блока соединена соответственно с единичными входами второго регистра, выходы которого являются четвертой группой выходов блока, чет" .вертая и пятая группы входов которого соединены соответственно с единичными входами третьего и четввртого регистров, выходы которых являются соответственно второй и третьей группами выходов блока, второй выход; пя" той группы выходов которого соединен с выходом триггера, единичный вход которого соединен с выходом второго элемента И, третий выход пятой группы выходов блока соединен с выходом третьего элемента И, группа выходов узла запуска является первой группой выходов блока.
Узел запуска содержит элемент И, элемент ИЛИ, триггер, переключатель, причем выход переключателя соединен с первым входом элемента И, второй вход которого является первым входом узла, второй вход которого соединен с первым входом элемента ИЛИ, второй вход которого является третьим входом. узла, четвертый вход которо-
ro соединен с третьим входом элемента ИЛИ, выход которого соединен с нулевым входом триггера и является первым. выходом группы выходов узла, второй выход первой группы выходов которого соединен с инверсным выходом триггера, с третьим входом эл&
7 10372 мента И, выход которого соединен с единичным входом триггера, прямой выход которого является выходом узла.
Причем блок формирования импульсов считывания содержит элемент задержки, элемент НЕ, элемент И, два генератора тактовых импульсов, два счетчика, два дешифратора, две груп.. пы элементов И, причем первый вход .блока соединен с входом элемента 1р задержки,: выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом элемента НЕ, вХод которого является вторым входом блока, выход элемента И 15 соединен с управляющим входом первого генератора тактовых импульсов, вы- ход которого соединен со счетным входом первого счетчика, с первыми входами элементов И первой группы, вторые входы которых соединены соответственно с выходами первого дешифратора, входы которого соединены с выходами разрядов счетчика, выход переполнения которого соединен с управляющим входом второго генератора тактовых импульсов, выход которого соединен со счетным входом второго счетчика, с первыми входами элементов И второй группы, вторые входы которых соединены соответственно с выходами второго дешифратора, входы которого соединены с выходами разрядов второго счетчика, вход сброса которого соединен с входом сброса первого счетчика и является третьим входом блока,35 выходы элементов И первой и второй групп являются соответственно выхода" ми первой и второй групп блока.
Кроме того, блок определения теста О содержит два элемента ИЛИ, элемент задержки, счетчик (п+1 ) группу элементов И, (где n " "число входных воздействий, дешйфратор, регистр, формирователь импульсов, причем первая группа входов блока соединена с вхо45 дами первого элемента ИЛИ, с входами второго элемента ИЛИ, выход которого соединен с входом элемента задержки, с первыми входами элементов И первой группы, вторые входы которых соединены с выходами счетчика, счетный вход которого соединен с выходом первого элемента ИЛИ, выход элемента задержки соединен с входом, сброса счетчика, выходы элементов И 55 первой группы соединены с входами дешифратора, выходы которого соединены соответственно с первыми входами элементов И групп с второй по (и+1)-yю, вторые входы которых явля" ются соответственно второй группой входов блока, выходы элементов И группы с второй по(п+1) -ую соединены соответственно с единичными входами регистра, нулевые входы которого со" единены с выходом узла формирования импульсов и являются выходом блока, .выходы регистра соединены соответственно с информационными входами уз-. ла формирования импульсов, первая и вторая группы выходов которого являются соответственно первой и второй группами блока, третья группа входов которого соединена соответственно с управляющими входами узла формирования импульсов.
На Фиг. 1 представлена структурная схема предлагаемого устройства; на Фиг, 2 - блок Формирования импульсов считывания; на фиг, 3 - блок определения теста; на фиг. 4 - Формирователь импульсов;на Фиг. 5 " блок памяти; на Фиг. 6 - схема блока управления имитацией неисправностей; на фиг. 7 - узел запуска; на фиг. 8схема блока управления; на фиг. 9имитатор неисправностей ..
Устройство содержит генератор 1 псевдослучайных последовательностей, задающий 2 генератор, блок 3 формирователей сигналов, выход 4 блока формирования сигналов, вход 5 блока дискриминаторов, блок 6 дискриминато ров, первый вход 7 блока 8 сравнения, счетчик 9, блок 10 управления, груп" па 11 входов контактного блока, контактный блок 12, блок 13 усилителей, сменная плата 14, эталонный узел 1 .», имитатор 16 неисправностей, блок 17 формирования импульсов считывания, счетчик 18, блок 19 сравнения, блок 20 управления имитацией неисправностей, блок 21 памяти, блок 22 определения теста, дешифратор 23, блок 24 индикации, группа 25 элементов И, регистр 26, группа 27 элементов И.
Блок Формирования импульсов считывания содержит элемент 28 задержки элемент 29 HF., элемент HE 30, генератор 31 тактовых импульсов, счетчик 32, дешифратор 33, группа 34 элементов И, генератор 35 тактовых импульсов, счетчик 36, дешифратор 37, группа 38 элементов И.
Блок определения теста содержит элементы 39, 40 ИЛИ, элемент 41 задержки, счетчик 42, группа 43 элемен9 1037 тон И, дешифратор 44, группа 45 эле-, ментов И, регистр 46,формирователь 47 импульсов.
Формирователь импульсов содержит упранляющие узлы 48 формирования им" пульсон,узгы 48 содержат элемент 49 И, элемент 50 задержки, элемент 51 НЕ, элемент 5? И,управляющий вход 53, ин" форма|)ионный вход 54, первый 55, вто; рой 56 выходы, группу 57 элементов ИЛИ, 1р элемент 58 ИЛИ, элемент 59 задержки, регистр 60.
Блок памяти содержит узлы 61 памяти, входы 62-68 узлов памяти, выходы 69-72 узлов памяти, выход 73 блока, элементы 74-76 И.
Блок Управления имитацией неисправностей содержит первую группу 77 выходов,. вторую группу 78 выходов, трегруппу 79 выходов, четвертую rpyn-2р пу 8() выходов, пятую групгу 81 выходов, у=-å=ë 82 запуска, счетчик 83, переключатель 84, элемент 85 ИЛИ, регистры 86-88, триггер 89, элемент 90 И„ группу 91 элементов И, ре- 2 гистр 92, .элемент 93 НЕ, элемен94 95 И °
Узел запуска содержит элемент 96 И, триггер 97, элемеят 98 ИЛИ, переключатель 99. 30
Блок управления содержит элемент
1()() И, триггер 101, элемент 102 ИЛИ, i генератор 103 импульсов, элемент 104 И, выход 105 элемента 104, элемент 106 И триггер 1()7, элемент 108, ИЛИ, эле- З5 мент 109 И, элемент 11 0 ИЛИ, триггер 111, дешифратор 112, группа 113 элементов И, элемент 114 И, переключатель 115-117, элемент 118 ИЛИ.
Имитатор неисправностей содержит 4р переключатель 119, дешифратор 120 триггеры 121,1?2, элемент 123 И, триггер 124, элемент 125 И, элемент 126 И, элемент 127 HE элемент 128, 129 И, триггер I30, элементы 131, 13? И, элемент 133 НЕ, элв. мент 134 И.
Генератор 1,псевдослучайной последовательности обеспечивает равномерное распределение чисел в течение данного цикла проверки. Количество выходов генератора 1 псевдослучайных чисел определяется максимальным количеством входов проверяемого и эталонного блоков. 55
?адающий генератор 2 обеспечивает синхронизацию работы генератора 1 и блока 3 формирователей.
259 10
Блок 3 формирователей образует и подает на входы проверяемого и эталонного блоков последовательность наборов потенциальных сигналов, обеспечивая при определении минимизированного проверяющего теста, всей совокупности возможных входных сигналов.
Блок 6 дискриминаторов определяет логическое значение сигнала на каждом выходе.
Блок 8 сравнения служит для сравнения в каждом такте теста выходных сигналов с блока 6, отражающих значение выходных сигналов проверяемой схемы, с выходным значением эталонной схемы.
Счетчик 9 служит для подсчета количества выработанных входных воздействий.
Блок 10 управления служит для управления работой блоков устройств в различных режимах, Контактный блок 12 служит для подключения входных сигналов проверяемо"
ro и эталонного узлов, при определении минимизированного проверяющего теста.
Блок 13 усилителей служят для усиления сигналов, поступающих на эталонный узел 15, в режиме определения теста. о
Эталонный узел 15 является идентич-— ным проверяемому.
Имитатор 16 неисправностей предназначен для имитации неисправностей в случае релейно-контактных схем типа обрыва и короткого замыкания и в случае бесконтактных схем-неисправностей типа постоянный 0 или 1 на выходе элемента.
Блок 17 формирования импульсов считывания совместно с блоком 22 предназначен для определения одного из минимизированных проверяющих тестов.
С счетчика 18 поступает сигнал на вход элемента 28 задержки. Введение элемента задержки необходимо для анализа устройством неисправностей. Выходной сигнал с элемента задержки поступает на элемент И. На вход элемента 29 HE поступает сигнал с блока 27 памяти, c .âèäåòåëüñòâóþùèé о том, что все узлы 61 памяти блока 21 памяти находятся в нулевом состоянии. Выходной сигнал с элемента 29 HE поступает на второй вход элемента 30 НЕ, выходным сигналом с которого запускается первый генератор 31
t1 10372 тактовых импульсов. Импульсы с первого генератора 31 тактовых импульсов поступают на счетный вход счетчика 32, заполняя его. Выходные импульсы со счетчика 32 поступают на вход дешифратора 33. В соответствии с поступившей на вход кодовой комбинацией на выходе дешифратора 33 возбудится одна из выходных шин. Выходной сигнал с дешифратора 33 поступает на вход группы элементов 34 И.
Количество элементов 34 И в группе определяется количеством выходов в дешифраторе 33. На второй вход группы 34 элементов И поступает сигнал с генератора 31 тактовых импульсов, обеспечивая синхронизацию выдачи сигналов импульсов, обеспечивая синхронизацию выдачи сигналов с дешифратора 33. Выходные сигналы группы 34 элементов И являются импульсами считывания, а также они являются управляющими входными сигналами для группы 45 элементов И блока 22 определения теста ° Как только на выходе счет" чика 32 импульсов появится последняя комбинация, .то этим сигналом запускается второй генератор 35 тактовых импульсов. Частота его импульсов выбирается такой, чтобы в период следования между импульсами частоты генератора 31 опросить все разряды регистра 46 блока 22 определения теста. С выхода второго генератора 35 тактовых импульсов сигналы поступают на счетный вход счетчика 36 импульсов. Выходные сигналы со счетчика 36поступают на дешифратор 37, выходные сигналы с которого поступают на входы группы 38 элементов И. На управляющие входы этих элементов по- 4 ступают импульсы с генератора 35 тактовых импульсов, обеспечивая синхронизацию выдачи. результатов дешифратора 37. Выходные импульсы группы 38 элементов И поступают на Формирова- 4> тель 47 блока 22 определения теста.
Сброс счетчиков 32 и 36 осуществляется по команде с Формирователя 47 блока 22. Останов счетчика 36 произойдет после сброса первого счетчика 32.50
Блок 17 прекратит свою работу после того, как блок 21 памяти выдает сигнал на элемент 29 HF., о том что все узлы памяти блока 21 находятся в нулевом состоянии (т.е. записана нуле- 55 вая информация).
Узел 82 блока 20 обеспечивает выдачу команды на запуск устройства
59 1? в режиме определения теста, тем самым выдавая управляющие команды на блоки 10 и 24, а также выдает управляющую команду на группу 2 элементов И.
Блок 21 памяти предназначен для хранения номеров входных воздейст" вий,на которых проявляется заданная неисправность, Объем блока 21 определяется максимальным количеством входных воздействий проверяемых узлов и количеством возможных неисравностей.
Устройство работает следующим образом.
В его работе предусмотрено два режима: первый режим — режим контроля, второй режим — режим определения минимизированных тестов для комбинационных схем.
При использовании устройства в первом режиме, входы проверяемого блока и эталонного подключаются параллельно к блоку 3 формирователей входных сигналов ° C
После ручного запуска блока 10 управления этот блок приводит в исходное состояние все остальные блоки, а затем включает генераторы I и 2. Па" следовательности сигналов, вырабатываемые этими генераторами, поступают на блок 3 формирователей входных сигналов, которые образуют и подают на входы проверяемого и эталонного блоков последовательность наборов потенциальных сигналов. После установки на входах блоков набора потенциалов, соответствующих текущему такту теста, блок 10 увеличивает на единицу содержимое счетчика !
Сигналы на выходах проверяемого блока в каждом такте теста анализи" руются блоком 6 дискриминаторов, ко-, торые определяют логическое значение сигнала на каждом выходе.
Выходные сигналы блока 6 дешифраторов, отражающие значения выходов проверяемого блока, сравниваются в каждом такте теста блоком 8 сравнения с выходными сигналами эталонного блока. При обнаружении неравенст" ва блок 8 выдает соответствующий си, нал в блок 10 управления, который включает генераторы 1 и 2, останавливая тем самым тест, и сигнализируя (в блоке индикации J о неисправности проверяемого блока. Аналогичная реакция блока 10 имеет место по сигналу блока 6 при отклонении пот