Микропрограммный процессор

Микропрограммный процессор

Иллюстрации

Показать все

Реферат

 

1. МИКРОПРОГРАММНЫЙ ПРОЦЕССОР , содержащий счетчик основного адреса , первую группу элементов И, блок основной памяти, блок выходной памя-. ти, операционный блок, блок управгюния , генератор тактовых импульсов и блок буферной памяти, при этом выход счетчика основного адреса соединен с первыми входами элементов И первой группы, выходы которых подключены к адресному входу блока основной памяти , информационный вход блока основной памяти соединение выходом блока буферной памяти, выход блока выходной памяти подключен к информационному входу операционного блока,управляющий вход которого соединен с выходом блока управления, а первый выход с выходом результата процессора, причем первый вход блока управления подключен к.первому входу операций процессора , отличающийся тем, что, с целью, повышения производительности и расширения функциональных возможностей , он содержит регистр информации , коммутатор, шифратор адреса. сумматоры начального и конечного адреса , блок местного управления, блок сравнения, элемент ИЛИ-НЕ, три триг: гера режима, вторую и третью группы элементов И, группу элементов ИЛИ, счетчик выходного адреса, счетчик буферного адреса, счетчик адреса регистра , распределитель импульсо, входной регистр, блок регистров, блок формирования адреса, элемент И и элемент задержки, выход которого соединен с первыми входами элементов И третьей группы, первый, второй, третий, четвертый , и шестой входы блока местного уп{ авления подк/ночены соответственно к выходу регистра информа-D ции, второму выходу операционного блока, второму входу операций процессора , выходу элемента И, выходу блока сравнения и первому выходу распределителя импульсов, входы регистра информации соединены с вторым выходом операционного блока, первый, второй и третий входы коммутатора подключены соответственно к выходу ре гистра информации, первому и второму выходам блока местного управления , третий и четвертый выходы которого соединены с первыми входами соответственно сумматора начального адреса и сумматора конечного адреса, пятый выход блока местного управления подключен к первой группе входов распределителя импульсов, установочным входам счетчиков основного адреса , выходного Адреса, буферного адреса и адреса регистра, входам сброса и установки триггеров режима, вто-, рому входу блока управления и первым входам элементов И второй группы, первый и второй выходы коммутатора

ае m) СОЮЗ СОВЕТСКИХ

IIII

РЕСПУБЛИК

Z а 06 Р 15/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И (ЛНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКРМУ СВИДЕТЕЛЬСТВУ(21) 3280450/18"24 (22) 28.04.81 (46) 23.08.83. Вюл. и 31

:.(72) В,И. Сидоренко, Г.В. Гутылин, В.С. Харченко, Г,Н. Тиионькин, С,Н. Ткаченко и И.П. Ткачев (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР и 427374, кл. 4 11 С 9/00, 1974.

2. Авторское свидетельство СССР

h . 690487, кл. С; Oj F 15/00, 1979.

3. Авторское свидетельство СССР

h" 752341, кл. G 06 F 15/00, 1980 (прототип) . (54)(57) 1. .ИИКРОПРОГРАИМНЦИ ПРОЦЕССОР, содержащий счетчик основного адреса, первую группу элементов И, блок основной памяти, блок выходной памя-. ти, операционный блок, блок управления, генератор тактовых иипульсов и блок буферной памяти, при этом выход счетчика основного адреса соединен с первыми входами элементов И первой группы, выходы которых подключены к адресному входу блока основной паияти, инфориационный вход блока основной памяти соединен с выходом блошк а буферной памяти, выход блока выходной памяти подключен к информационному входу операционного 6лока,управляющий вход которого соединен с выходом блока управления, а первый выход " с выходои результата процессора, причем первый вход блока управления подключен к.первоиу входу операций процессора, отличающийся тем, что, с целью, повышения производительности и расширения Функциональных воз" можностей, он содержит регистр информации, коимутатор, шифратор адреса, сумиаторы начального и конечного ад" реса, блок местного управления, блок сравнения, элемент ИЛИ-НЕ, три триг: гера режима, вторую и третью группы элеиентов И, группу элементов ИЛИ, счетчик выходного адреса, счетчик буферного адреса, счетчик адреса регистра, распределитель импульсов, входной регистр, блок регистров, блок формирования адреса, элемент И и элемент задержки, выход которого соединен с первыми входами элементов И третьей группы, первый, второй, третий, четвертый, пятый и шестой входы блока местного управления подключены соответственно к выходу регистра .информа-а ции, второиу.выходу операционного блока, второму входу операций процессора, выходу элемента И, выходу блока сравнения и первоиу выходу распределителя импульсов, входы регистра информации соединены с вторым вы- И ходом операционного блока, первый, второй и третий входы коммутатора подключены соответственно к выходу ре гистра информации, первому и второму выходам блока иестного управления, третий и четвертый выходы которого соединены с первыми входами соответственно сумматора начального адреса и сумматора конечного адреса, пятый выход блока иестного управления подключен к первой группе входов распределителя импульсов, установочным входам счетчиков основного адреса, выходного адреса, буферного адреса и адреса регистра, входам сброса и установки триггеров режима, второму входу блока управления и первым входам элементов И второй группы, первый и второй выходы коммутатора

1037262 соединены соответственно с входом информационному входу процессора, шифратора адреса и первым входом бло-, а выход данных - к информационному ка формирования адреса, выход шифра- .входу блока буферной памяти. тора адреса подключен к вторым вхо" 2. Процессор по и, 1, о т л идам сумматоров начального и конечно- ч а ю шийся тем, что блок местго адреса, выходы которых соединены ного управления содержит триггер клюсоответственно с информационным вхо- ча, шифратор адреса, регистр адреса, дом счетчика основного адреса и пер- hBNRTb микрокоманд, регистр микровым входом блока сравнения, второй команд, дешифратор, группу элеменвход блока сравнения подключен к вы- тов И, счетчик, схему сравнения, элеходу счетчика основного адреса, а мент ИЛИ, элемент И и память призна" выход ". к входу элемента ИЛИ-НЕ, вы- ков, при этом входы установки и сбро" ход которого соединен с вторыми вхо- са триггера ключа соединены с первым дами элементов И первой группы, пер- входом блока, а прямой и инверсный вый и второй входы распределителя им- выходы - с первыми входами соответстпульсов подключены соответствен", венно шифратора и элементов И группы, но к выходу генератора тактовых им- выход шифратора подклочен к первому пульсов и выходу маркеров входного входу регистра адреса, адресный вход регистра, второй, третий, четвертый памяти микрокоманд соединен с выхои пятый выходы распределителя импуль- дом регистра адреса, а выход - с вхосов соединены с тактовыми входами со- дом регистра микрокоманд, первый, втоответственно счетчиков основного ад- рой, третий, четвертый, пятый, шесреса, выходного адреса, буферного той, седьмой и восьмой выходы которо" адреса и адреса регистра, прямые и го подключены соответственно к втоинверсные выходы первого, второго и рому входу шифратора адреса, входу третьего триггеров режима подключены . дешифратора, третьему, четвертому и

K входам записи и считывания соответ- пятому выходам блока, первому входу ственно блока основной памяти, блока памяти признаков, второму входу ревыходной памяти и блока буферной па- гистра адреса и вторым входам элемяти, вторые входы элементов И вто- ментов И группы, выходы дешифратора рой группы соединены с выходом блока соединены с первым и вторым выходаосновной памяти, а выходы " с первыми ми блока, третьи входы элементов И входами элементов ИЛИ группы, вторые группы подключены к второму входу бловходы которых подключены к выходу бло- ка, третий вход Ьлока соединен с лерка буферной памяти, выходы элемен- вым входом счетчика, первым входом тов ИЛИ группы соедищзны с информаци" схемы сравнения, третьим входом реонным входом блока выходной памяти, гистра адреса, первым входом элеадресный вход которого подключен к мента ИЛИ и вторым выходом Ьлока, вы" выходу счетчика выходного адреса, вы- ходы элементов И группы подключены ход счетчика адреса регистра соединен к третьему входу шифратора адреса с первым адресным входом блока регист- и вторым входам элемента ИЛИ и памяти ров, информационный вход которого под- признаков, четвертый и пятый входы ключен к выходу ключа входного регист" шифратора адреса соединены соответра, а выходы - к второму и третьему ственно с первым выходом схемы сраввходам блока формирования адреса, нения и выходом памяти признаков, вторые входы элементов И третьей груп- четвертый вход блока подключен к втопы соединены с выходом блока формиро- рому входу счетчика и третьему входу вания адреса, а выходы этих элемен- элемента ИЛИ, пятый вход блока сотов подключены к информационному вхо- единен с третьим входом счетчика и ду счетчика буферного адреса, выход четвертым входом элемента ИЛИ, шескоторого соединен с адресным входом той вход блока подключен к четвертому блока буферной памяти, вторым адрес- входу счетчика и первому входу эленым входом блока регистров и первым мента И, пятый вход счетчика соедивходом элемента И, выход третьего нен с прямым выходом триггера ключа, триггера режима подключен к управля- первый и второй вйходы счетчика подющему входу блока регистров и второ- ключены соответственно к второму вхому входу элемента И, выход которого ду схемы сравнения и третьему входу соединен с входом элемента задержки, памяти признаков, выход схемы сравневход входного регистра подключен к ния соединен с пятым входом элемен1037262 .та ИЛИ, выход которого. подключен к мснта И соединен с управляющим вховторому входу элемента И, а выход эле- дом памяти микрокоманд.

4

Изобретение относится к вычислительной технике и может найти широкое применение в информационных, управляющих и вычислительных системах, в частности в микропроцессорных управля > ющих системах.

Известны микропрограммные процессо ры, содержащие операционный блок и основное запоминающее устройство (1 1 и)2$ !

О

Наиболее близким по технической сущности и достигаемому результату к изобретению является процессор, содержащий основное запоминающее устройство, выходное запоминающее устройство, буферное запоминающее устройство, счетчик основных адресов, генератор тактовых импульсов, первую группу элементов И, причем выходы счетчика основных адресов соединены с информационными входами первой группы элементов И, выходы буферного запоминающего устройства соединены с информационными входами основного запомиI нающего устройства, выходы выходного-: 5 запоминающего устройства соединены с информационными входами операцион.ного блока, информационные выходы которого соединены с выходами процессора, а управляющие входы соединены с выходами блока управления, первые вхо. 30 ды которого соединены с входами операционного запуска процессора 3 1.

При работе известного процессора из основного запоминающего устройства в выходное запоминающее устройст- M во производится лишь последовательная перезапись всех слов данных. По- скольку операционному блоку часто необходимы не все, а лишь определенные данные, то для выборки из основного 40 запоминающего устройства в выходное запоминающее устройство необходимых данных требуется перезаписать все слова данных, адреса которых меньше адресов необходимых данных. Таким обра- 45 зом, из основного ЗУ в выходное ЗУ выбираются как необходимые, так и ненужные для операционного блока данные

2 что снижает эффективное быстродействие всего процессора. Следовательно, недостатками известного процессора яв" ляются низкая производительность и ограниченные функциональные возможности.

Целью изобретения является повышение производительности и расширение функциональных возможностей про" цессора.

Цель достигается тем, что микропрограммный процессор, содержащий счетчик основного адреса, первую группу элементов И, блок основной памяти, блок выходной памяти, операционный блок, блок управления, гене" ратор тактовых импульсов и блок буферной памяти, при этом выход счетчика основного адреса соединен с первыми входами элементов И первой группы, выходы которых подключены к адресному входу блока основной памяти, информационный вход блока ос" новной памяти соединен с выходом блока буферной памяти, выход блока выходной памяти подключен к информационному входу операционного блока, управляющий вход которого соединен с выходом блока управления, а первый выход — с выходом результата процессора, причем первый вход бло" ка управления подключен к первому входу операций процессора, содержит регистр информации, коммутатор, шифратор адреса, сумматоры началь" ного и койечного адреса, блок местного управления, блок сравнения, элемент ИЛИ-НЕ, три триггера режима, вторую и третью группы элементов И, группу элементов ИЛИ, счетчик выходного адреса, счетчик буферного адре-. са, счетчик адреса регистра, распре делитель импульсов, входной регистр, блок регистров, блок формирования адреса, элемент И и элемент задержки, выход которого соединен с первыми входами элементов- И третьей группы ° первый, второй, третий, четвертый, flRTHH и шестой входы блока местного

10372 управления подключены соответственно к выходу регистра информации, второму выходу операционного блока, второму входу операций процессора, выходу элемента И, выходу блока сравнения и первому выходу распределителя импульсов, входы регистра информации соединены с вторым выходом операционного блока, первый, второй и третий входы коммутатора подключены соответ- 1О ственно к выходу регистра информации, первому и второму выходам блока местного управления, третий и четвертый выходы которого соединены с первыми входами соответственно сумматора íà- 35 чального адреса и сумматора конечного адреса, пятый выход блока местного управления подключен к первой группе входов распределителя импульсов, yc" тановочным входам счетчиков основного д» адреса, выходного адреса, буферного адреса и адреса регистра, входам сброса и установки триггеров режима, второму входу блока управления и первым входам элементов И второй группы, 25 первый и второй выходы коммутатора соединены соответственно с входом шифратора адреса и первым входом блока формирования адреса, выход шифратора адреса подключен к вторым входам ЗО сумматоров начального и конечного адреса, выходы которых соединены соответственно с информационным входом счетчика основного адреса и первым входом блока сравнения, второй вход . блока сравнения подключен к выходу

35 счетчика основного адреса, а выходк входу элемента ИЛИ-НЕ, выход которого соединен с вторыми входами элементов И первой группы, первый и второй входы распределителя импульсов подключены соответственно к выходу генератора тактовых импульсов и выходу маркеров входного регистра, второй, третий, четвертый и пятый выходы распределителя импульсов соединены с так-45 товыми входами соответственно счетчиков основного адреса, выходного адреса, буферного адреса и адреса регистра, прямые и инверсные выходы пер вого, второго и третьего триггеров ре- О жима подключены к входам записи и считывания соответственно блока основной памяти, блока выходной памяти и блока буферной памяти, вторые входы элементов И второй группы соединены 55 с выходом блока основной памяти, а выходы — с первыми входами элементов

ИЛИ группы, вторые входы которых под62 4 ключены к выходу. блока буферной памяти, выходы элементов ИЛИ группы соединены с информационным входом блока выходной памяти, адресный вход которого подключен к выходу счетчика выходного адреса, выход счетчика адреса регистра соединен с первым адресным входом блока регистров, информаци" онный вход которого подключен к выходу ключа входного регистра, а выходык второму и третьему входам блока формирования адреса, вторые входы weментов И третьей группы соединены с выходом блока формирования адреса, а выходы этих элементов подключены к информационному входу счетчика буфер" ного адреса, выход которого соединен с адресным входом блока буферной памяти, вторым адресным входом блока регистров и первым входом элемента И, выход третьего триггера режима подключен к управляющему входу блока регистров и второму входу элемента И, выход которого соединен с входом элемента задержки, вход входного регистра подключен к информационному входу процессора, а выход данных к информационному входу блока буферной памяти.

Кроме того, блок местного управления содержит триггер ключа, шифратор адреса, регистр адреса, память микро" команд, регистр микрокоманд, дешифратор, группу элементов И, счетчик, схему сравнения, элемент ИЛИ, элемент И и память признаков, при этом входы установки и сброса триггера ключа соединены с первым входом блока, а прямой и инверсный выходы - с первыми входами соответственно шифратора и элементов И группы, выход шифратора подключен к первому входу регистра адреса, адресный вход памяти микрокоманд соединен с выходом регистра адреса, а выход - с входом регистра микрокоманд, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой выходы которого подключены соответственно к второму входу шифратора адреса, входу дешифратора, третьему, четвертому и пятому выходам блока, первому входу памяти признаков, второму входу регистра адреса и вторым входам элементов И группы, выходы дешифратора соединены с первым и вторым выходами блока, третьи входы элементов И группы подключены к второму входу блока, третий вход блока соединен с первым входом счетчика, 5 1 0372 первым входом схемы сравнения, третьим входом регистра адреса, первым входом элемента ИЛИ и вторым выходом блока, выходы элементов И группы под ключены к третьему входу шифратора адреса и вторым входам элемента ИЛИ и памяти признаков, четвертый и пятый входы шифратора адреса соединены соответственно с первым выходом схемы сравнения и выходом памяти при- 1О знаков, четвертый вход блока подключен к второму входу счетчика и третьему входу элемента ИЛИ, пятый вход блока соединен с третьим входом счетчика и четвертым входом элемента ИЛИ, 15 шестой вход блока подключен к четвертому входу счетчика и первому входу элемента И, пятый вход счетчика соединен с прямым выходом триггера ключа, первый и второй выходы счетчика подключены соответственно к второму входу схемы сравнения и третьему входу памяти признаков, выход схемы сравнения соединен с пятым входом элемента ИЛИ, выход которого 25 подключен к второму вхаду элемента И, а выход элемента И соединен с управляющим входом памяти микрокоманд.

На Фиг. 1 представлена Функциональ: ная схема микропрограммного процессора; на фиг. 2 - функциональная схема

30 коммутатора; на фиг, 3 функционаЪьная схема операционного блока; на фиг. 4 - Функиональная схема блока местного управления; на Фиг. 5 - функциональная схема блока управления; на Фиг. 6 - функциональная схема распределителя импульсов; на фиг. 7 функциональная схема блока регистров; на Фиг ° 8 - функциональная схема блока формирования адреса; на фиг. 9 - -4О алгоритм Функционирования процессора, В табл. 1 даны возможные значения базы адреса видов информации.

В табл. 2 показаны возможные зна-.. чения cмещения .наименьшего наибольше-45 го адреса ячеек памяти первой страницы блока основной памяти, В табл. 3 показано возможное распределние адресов ячеек памяти блока основной памяти по его страницам (вви-50 ду информации ).

В табл. 4 показано возможное распределение во времени адресов ячеек памяти первой страницы блока основной памяти по секторам памяти и рангам первого вида информации.

В табл. 5 показано возможное распределение во времени адресов ячеек

62 6 памяти блока выходной памяти по секторам памяти и рангам хранимого вида информации.

В табл. 6 дано возможное распреде" ление во времени адресов ячеек памяти блока буферной памяти по секторам ïàмяти и видам хранимой информации.

В табл. 7 показно возможное содержимое регистров блока регистров.

Микропрограммный процессор (Фиг.1) содержит регистр 1 информации, коммутатор 2, шифратор 3 адреса, сумматор 4 начального адреса, счетчик 5 основного адреса, первую группу weментов И 6, блок 7 основной памяти, вторую группу элементов И 8, группу элементов ИЛИ 9, первый триггер 10 режима, блок 11. выходной памяти, one" рационный блок 12, блок 13 местного управления, сумматор 14 конечного адреса, блок 15 сравнения, элемент

ИЛИ-НЕ 16, счетчик 17 выходного адреса, второй триггер 18 режима, блок 19 управления, генератор 20 тактовых им" пульсов, распределитель 21 импуль.=сов, счетчик 22 буферного адреса, счетчик 23 адреса регистра, третий триггер 24 режима, блок 25 буферной памяти, элемент И 26, элемент 27 задержки, третью группу элементов И 28, входной регистр 29 с полем 30 маркера, полем 31 собственно данных и полем 32 ключа, блок 33 регистров, блок 34 формирования адреса, первый .вход 35 операции процессора, выход 36 результата операционного блока 12 и процессора, второй вход 37 операции процессора и информационный вход 38 процессора.

Коммутатор 2 (Фиг. 2) состоит. из первой группы элементов И. 39, первой группы элементов ИЛИ 40 элемента

ИЛИ 41, второй группы элементов И 42, третьей группы элементов И 43, вто-. рой группы элементов ИЛИ 44. Кроме того, коммутатор содержит первый вход 45, второй выход 46, группу 47 вторых входов, первьй вход 48 из группы 47 входов, второй вход 49 из группы входов 47, третий вход 50 из группы 47.входов, третий вход 51, первый выход 52.

Операционный блок l2 (Фиг. 3) со- держит группу регистров 53, первую группу элементов И 54, rpynny сумматоров 55, группу шифраторов 56, вто" рую группу элементов И 57, первый выход 58 Ьлока 12, информационный вход 59, управляющий вход 60, второй выход 61.

1037262

Блок 13 местного управления (Фиг.4) состоит иэ триггера 62 ключа, шифратора 63 адреса, регистра 65 адреса, памяти 65 микрокоманд, регистра 66 микрокоманд с полем 67 шифрации адресов, полем 68 микроопераций, полем 69 ключей вида информации, полем 70 наименьшего смещения, полем 71 наибольшего смещения, полем 72 управления блоком памяти, полем 73 адреса

10 управления передачей ключа, дешифратора 75, группы элементов И 76, . счетчика 77, схемы 78 сравнения, элемента ИЛЙ 79, элемента И 80, памяти Al признаков. Блок 13 местного управления содержит также первый вход82, первый выход 83, пятый выход 84, второй в;

Блок 19 управления (фиг. 5 ) содержит шифратор 92 адреса, регистр 93

25 адреса, память 94 микрокоманд, регистр 95 микрокоманд с полем 96 микрокоманд и полем 97 адреса очередной микрокоманды, дешифратор 98 микроко" манд. Блок 19 управления содержит также первый вход 99, выход 100, согласующий вход 101, генератор 102 импульсов, I

Распределитель 21 импульсов (фиг,6Е л5 содержит восьмой элемент И 103, первый триггер 104, первый элемент ИЛИ 105 первый элемент И 106, первый счетчик 107 импульсов, третий элемент

И 108, седьмой элемент И 109, второй элемент И 110, элемент ИЛИ-НЕ 111, второй элемент ИЛИ 112, девятый элемент И 113, второй триггер 114, четвертый элемент ИЛИ 115, третий элемент ИЛИ 116, десятый элемент И 117, третий триггер lТ8, пятый элемент

ИЛИ 119, четвертый элемент И 120, второй счетчик 121 импульсов, пятый элемент И 122, шестой элемент И 123, четвертый триггер 124. Распределитель 21 импульсов содержит также пер- 50 вый вход 125, третий выход 126, чет вертый вход 127, второй выход 128, второй вход 129, первый выход 130, пятый вход 131, седьмой вход 132, пятый выход 133, шестой вход 134, чет-55 вертый выход 135, нулевой вход 136 и нулевой выход 137 триггера 124 и третий вход 138.

Блок 33 регистров (Фиг . 7 ) состоит иэ и элементов И 139 -139п, п регистров 140 -140 с полями 14.1 -141

1 ключа и полями 1471-142 буферных адресов, дешифратора 143,(п +l) -ой группы элементов И 144. Блок 33 регистров содержит также второй выход 145, первый вход 146, третий вход 147, второй вход 148, четвертый вход 149, первый выход 150. !

blloK 34 Формирования адреса (Фиг.81 состоит из п элементов 151„-151 сравнения, и групп элементов И 152„-152 „ группы элементов ИЛИ 153. Блок 34 фор" мирования адреса содержит также тре" тий вход 154, второй вход 155, выход 156, первый вход 157

Обозначения в таблицах: n - -число страниц памяти блока, 5 - число ячеек памяти в каждом секторе, tn - число секторов в каждой странице.

Алгоритм функционирования процессора (Фиг. 16) состоит из операции 1, обозначающей начало алгоритма, операции 2, обозначающей обнуление счетчика 77 блока 13 (F< ), операции 3, обозначающей обнуление счетчика 77 (Г2), операции 4, обозначающей реализацию процессором такта записи инФормации из внешних устройств в блок 25 (F ), операции 5,. обозначающей увеличение содержимого счетчика 77 на единицу (F < ), операции 6, обозначающей проверку условия "Меньше ли содержимое счетчика 77 величины m+1" .(р ), операции 7, обозначающей реализацию процессором такта перезаписи в блок 7 информации, содержащейся в блоке 25 (F5), операции 8, обозначающей увеличение содержимого счетчика 77 на единицу (Г6), операции 9, обозначающей проверку условия "Меньше ли содержимое счетчика 77 величины m" (р ), операции 10, обозначающей обнуление содержимого счетчика 77 (F ), операции 11, обозначающей проверку условия "Находится ли триггер 62 блока 13 в единичном состоянии" (р ), операции 12, обозначающей запись ключа вида информации, содержащегося в регистре l, в память 11 блока 13 (F ), операции 13, обозначающей реализацию процессором такта выборки в блок ll информации иэ блока 7 (Fg), операции 14, обозначающей увеличение содержимого счетчика 77 на единицу (F ), операции 15, обозначающей проверку условия "Иеньше ли содержимое счетчи10372

Рассмотрим работу микропрограммного процессора. Иетодически ее описание целесообразно разбить на несколько частей, каждая из которых соответствует определенному циклу функционирования. процессора. Основными операциями процессора являются: за- 5" пись информации из внешних устройств в блок 25; перезапись в блок 7 инФормации, содержащейся в блоке 25; выборка в блок 11 информации из блока 7; запись в блок 11 информации из блоков 7 и 25; считывание информации из блока ll для ее обработки в блоке 12.

9 ка 77 величины в+1" (р ), операции 16, обозначающей реализацию процессором такта обработки блоком 12 данных, содержащихся в блоке 11 (F„„); операции 17, обозначающей проверку условия "Иеньше ли содержимое счетчика 77 величины в+1" (p>), операции 18, обозначающей уменьшение содержимого счетчика 77 на единицу (F 2), операции 19, обозначающей умень-10 шейие содержимого счетчика 77 на единицу (F>), операции 20, обозначаю- щей уменьшение содержимого счетчика 77 на единицу (F ),операции 21,обозначающей проверку условия "Присвоен ли такту выборки в блок 11 информации из блока 7 и блока -25 приоритет по отношению к такту выборки в блок 11 информации из блока 7" (р ), операции 22, обозначающей реалйзацию про- .2О цессором такта обработки блоком 12 данных, содержащихся в блоке.11 (+ ) операции 23, обозначающей проверку условия "Иеньше ли содержимое счетчика 77 величины m (р. ), операции 24, обозначающей реализацию процессором такта выборки в блок 11 информации из блока 7 и блока 25 (Р1 ), операции 25, .. обозначающей реализацйю процессором обработки блоком 12 данных, содержа" щихся в блоке ll (F -,), операции 26, . обозначающей увеличение содержим рго счетчика 77 на единицу (Г„,), операции 27, обозначающей проверку условия "Превышает ли содержимое счетчика 77 значение и-1". (Рв),операции 28, З5

"обозначающей реализацию такта перезат .писи из блока 25. в блок 7 информации, . оставшейся в блоке 25 (Г.1 ), операции 29, обозначающей проверку условия "Заканчивать ли обработку данных процессором" (р ), операции 30, обо- значающей конец алгоритма.

62 10

В цикле записи информации из внешних устройств в блок 25 процессор ра" ботает следующим образом. Сигнал пуска, поступивший на вход 35 процессора и шестой вход блока 13, обеспечивает на пятом выходе блока 13 Формирование сигнала, поступающего на перый вход триггера 24. В результате этого на первый управляющий вход блока 25 с первого выхода триггера 24 поступает сигнал, переводящий этот блок s режим "Запись". Кроме того, на пятом выходе блока 13 формируются .сигналы, обнуляющие .все элементы памяти распределителя 21 и переводящие их в режим "Запись данных в блок 25", и сигналы, устанавливающие все разря" ды счетчиков 22 и 23 в единичное состояние.

На вход 38 процессора и вход регистра ?9 последовательно поступает данные (5 слов информации, каждое разрядностью d ) от одного из и внешних устроиств, например второго. Это равносильно тому, что AGpBbIHH в процесс сор поступили данные второго вида.

Все слова данных второго вида записываются последовательно в регистр 29. формат всех слов данных состоит из трех полей: поля маркера (нулевой ра3ряд), поля собственно данных (разряды от первого дорого ), поля ключа (ра зряды, начиная от (d+ +1) -го и кончая (c3 -1)-мЯ.

Содержимое поля 30 маркера первого слова вида данных (единица) поступает в распределитель 21, осуществляя его подготов к у к работе. П осле окончания подготовки распределителя 21 к ,работе первый поступающий из генераЪ 1 тора 20 импульс передается через соот" ветствующие выходы распределителя 21 на,счетные входы счетчиков 22 и 23 °

В соответствии с этим оба счетчика устанавливаются в нулевое состояние, определяя тем самым адреса первой ячейки блока 25 и первого регистра блока 33 для записи в них соответст.вующей информации. В ячейку блока 25, определяемую содержимым счетчика 22 (в данном случае - нуль ), поступающим на адресный вход блока 25 из поля 31 регистра 29, записывается первое сло" во данных поступившего вида. В то же время в регистр блока 33, определяемый содержимым счетчика 23, поступающим на адресный вход блока 33, записывается на хранение иная информация.

В отличие от информации блока 25 фор1037

11 мат последней состоит не из одного, а и з 3 д веу х х пnоoлnеeй: поля ключа и поля буферного адреса (первых слов записываемых видов данных в блок 25).

При этом в поле ключа соответствую-S щего регистра блока 33 записывается клоч вида информации, содержащийся в поле 32 регистра 29, а в поле буферного адреса - адрес ячейки блока 25, в которую записывается на хра- 10 нение первое слово данных поступившего вида (второго ), содержащийся в счетчике ?7.. Далее иэ второго внешнего устройства на вход 38 поступает второе слово данных, записываемое в регистр 29, При этом, в отличие от первого слова е поле маркера второго слова данных содержится не единица, а нуль. Поле ключа второго слова данных второго вида при работе процессо- 20 ра не используется. Это же справедливо и для всех остальных б -2 слов данных второго вида. Содержимое поля 31 регистра 29 записывается на временное хранение в ячейку блока 25, адрес 25 которой определяется новым содержимым счетчика 22, которое отличается от старого на единицу младшего разряда;

Следовательно, адрес ячейки блока 25, хранящей второе слово данных второго Зр вида, является единичным. При этом содержимое счетчика 23 остается беэ изменений, а в блок 33 никакая инфор 1 мация не записывается. Запись i --ro слова данных второго вида также идентична записи второго слова этого же вида информации. Отличие состоит лишь в адресе ячейки блока 25, хранящей это слово, определяемого величиной содержимого счетчика 22. Это содержимое равно 1-1. После записи S-го (последнего) слова изменяется состояние распределителя 21, что обуславливает прекращение поступnews импульсов на счетный вход счетчика 22, а также прекращение записи

45 в блок 25 слов до прихода следующего после второго вида данных из внешних устройств. В результате этого в блоке 25 оказываются занятыми под хранение информации второго вида S ячеек с адресами от нуля до 5-1, принадлежащие только первому сектору блока 25, а в блоке 33 под хранение соответствующего ключа, записанного в первом секторе блока 25, занят 55 один регистр с нулевым адресом. С приходом следующего вида данных из внешних устройств на вход 38 процес262

l2 сора запись информации в блок 25 возобновляется.

Пусть данные поступают из 1-го внешнего устройства, т.е. необходимо произвести запись данных i-го вида.

В этом случае после записи первого слова данных i-го вида в регистр 29 в поле 30 этого регистра заносится единица. Содержимое счетчиков 22 и

23 изменяется на единицу младшего разряда, т.е. содержимое счетчика 22 становится равным 5, а содержимое счетчика 23 - единице. В ячейку блока 25 с адресом 5 записывается содержимое поля 31 регистра 29, содержа. щего первое слово данных i-ro вида.

В то же время содержимое счетчика 22 и содержимое поля 32 регистра 29 записываются в регистр блока 33 с адресом, равным единице. Запись остальных 5 -1 слов данных i --ro вида идентична записи соответствующих слов данных второго вида. Отличие заключается в том, что указанная запись производится в ячейки второго секто ра блока 25 с адресами ячеек от S+f до 2S-1.

С приходом на регистр 29 очередного вида данных из внешних устройств процессор функционирует аналогично. При этом данные записываются в третьем секторе блока 25 с адресами ячеек от 2ь до 3 S-l, а ключ этого вида данных и адрес ячейки блока 25, хранящей первое слово данных этого жевида, записывается в регистре блока 33 с адресом, равным двум. Только осле того, как последний из и возможных ви" дов данных поступит на регистр 29 и будет записан в п -й сектор блока 25 с адресами ячеек от (n-1) 5 до п5-Т, а также в регистр блока 33 с адресом, равным п-l, в работе процессора производятся изменения. Так например, после формирования адреса ячейки hS-f счетчиком 22 во всех его разрядах будут записаны единицы. 8 соответствии с этим и наличием единицы на первом выходе триггера 24 элемент И 26 сформирует на своем выходе единичный сигнал, который является сигналом окончания записи данных в блок 25 и или сигналом пЬлной заполненности этого блока данными. Этот сигнал передается на элемент 27 и в блок 13. С поступлением указанного сигнала в блок 13 работа процессора в цикле записи информации иэ внешних устройств заканчивается.

l 3 1 0372

В цикле перезаписи в блок 7 информации, содержащейся в блоке 25, процессор работает следующим образом.

Сигнал об окончании записи данных в блок 25 обуславливает формирование на выходах блока 13 управляющих сигналов, которые обнуляют содержимое счет. чика 5, переводят распределитель 21 в режим "Перезапись информации иэ блока 25 в блок 7", устанавливают . 10 триггер 18 в единичное состояние, а триггер 24 - в нулевое, настраивают коммутатор 2 на передачу ключей вида информации из блока 13 на входы шифратора 3 и блока 34.

1э

В результате счетчики 5 и 22 готовы к записи адреса ячейки блоков 7 и 25, из которой считывается и в которую записывается соответственно первое слово первого вида данных, блок 25 переводится в режим "Считы. вание",блок 7 переводится в режим

"Запись".

Кроме того, блок 13 формирует ключ первого вида данных, которые щ необходимо переписать из некоторого сектора блока 25 в первый сектор первой страницы Р„„ блока 7. Этот ключ через коммутатор 2 поступает на шифратор 3 и в блок 34. В последнем случае поступивший ключ одно. временно сравнивается с полем кйоча .п регистров блока 33. В результате содержимое поля буферных адресов регистров блока 33, содержимое ключа которого совпало с ключом перво35 го вида данных, передается на выходы блока 34. К этому времени на выходе элемента 27 задержки Формируется единичный сигнал, что позволяет записать через группу элементов 28 в счет40 чик 22 информацию, сформированную на выходах блока 34. Эта информация является адресом ячейки блока 25, в к торой хранится первое слово данных первого вида. Таким образом, в счетчике 22 содержится адрес первого слова данных первого вида, которое будет перезаписано иэ блока 25 в блок 7 первым. Одновременно с этим Формируется адрес ячейки блока 7, в которую будет перезаписано первое слово из блока 25. Это осуществляется следующим образом. ШИФратор 3 на основе ключа первого вида информации Формирует на своем выходе адрес А„, соответ- 55 ствующий наименьшему значению адреса среди множества адресов ячеек первого сектора первой страницы, причем

62 14

А = О и на первые входы сумматоров 4

1 и 14 подается код А = О. На вторые

1 входы сумматоров 4 и 14 подаются соответственно коды величин дА „ иа А „.

В данном случае ь А „ О, à д А«

S -1, Следовательйо, на выходе сумматора 4 Формируется величина A„„ О, соответствующая наименьшему значению адреса среди множества адресов ячеек первого сектора первой страницы Я1.1 блока 7. Значение этого адреса записывается в счетчик 5. С