Функциональный преобразователь

Функциональный преобразователь

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК зсю G 06F 15/353 (1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВМ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3446298/18-24 (22) 31. 05. 82 (46) 23. 08. 83. Бюл. Ф1 31 (72) А. С. Трахтенберг, Э, А. Рубчинский и С. Д . Корень (71) Кишиневский ордена "Знак Почета" завод счетных машин им. 50;летия СССР (53) 681.325(088.8) (56) 1, Авторское свидетельство СССР по заявке N 3251724/18-24, кл. G OSF 15/353, 1981

2. Авторское свидетельство СССР по заявке Р 3322832/18-24, кл. 6 06 F 15/353, 1,}81. (прототип). (54 ) (57) ФУНКЦИ ОНАЛЬНЫЙ П РЕО Б РАЗО ВАТЕЛЬ, содержащий генератор импульсов. элемент И, первый управляемый делитель частоты, реверсивный счетчик результата, блок вычитания ординат, блок деления, блок вычитания абсцисс, буферный регистр, блок памяти узловых точек абсцисс, блок памяти узловых точек ординат, реверсивный счетчик адреса, элемент задержки, ре-: гистр аргумента и блок вычитания аргумента, вход уменьшаемого которого соединен с выходом регистра аргумента, информационный вход которого соединен с входом преобразователя,выход генератора импульсов соединен с первым входом элемента И, выход которого соединен со счетным входом первого управляемого делителя частоты, выход которого соединен со счетным входом реверсивного счетчика результата, выход которого соединен с выходом преобразователя и входом вычитаемого блока вычитания ординат, выход кода разности которого соединен с входом делимого бло„„SU„„1037272 А ка деления, выход и вход делителя которого соединены соответственно с управляющим входом первого управ- ляемого делителя частоты и выходом блока вычитания абсцисс, вход вычи" таемого которого соединен с выхо,дом буферного> регистра, информационный вход которого соединен с выходом блока памяти узловых точек аб- сцисс и входом уменьшаемого блока вычитания абсцисс, выход знака разности блока вычитания ординат соединен с управляющим входом реверсивного счетчика результата, выход обнуления блока вычитания ординат соединен через элемент задержки со счетным входом реверсивного счетчика адреса, выход которого соединен с входами блоков памяти узловых точек абсцисс и ординат, выход блока памяти узловых точек ординат соединен с входом уманьшаемого блока вычитания ординат, о т л и " ч а ю шийся тем, что, с целью повышения точности, в него введе.ны второй управляемый делитель частоты, элемент ИЛИ и реверсивный счет. чик аргумента, счетный вход которого соединен с выходом второго управляемого делителя частоты, управляющий и счетный входы которого соединены.с выходами соответственно блока вычитания абсцисс.и элемента И, второй вход которого соединен с выходом элемента ИЛИ и входом синхронизации регистра аргумента, вход стробирования второго управляемого дели- теля частоты соединен с выходом обнуления блока вычитания ординат и первым входом элемента ИЛИ, второй вход которого соединен с выходом обнуления блока вычитания аргумента, выход знака которого соединен с управляющим входом реверсивного счетчика адреса и управляющим входом реверсивного счетчика аргумента, .выхоа

1037272 .которого соединен с входом вычитае мого блока вычитания аргумента, вы1 ход элемента задержки соединен с входом синхронизации буферного ре гистра, 1

:Изобретение относится к автоматике и вычислительной технике, в част ности к устройствам кусочно-линейной аппроксимации, и может быть использовано в составе гибридных вы.числительных систем . Известен функциональный преобразователь, содержащий регистр аргумента, блок памятия узловых значений ординат, реверсивный счетчик, управляемый делитель частоты, генератор импульсов, блок вычитания аргумента и вычитающий счетчик 1 $

Недостатком функционольногЬ пре" образователя является низкая точность преобразования, обусловлен" ная равномерным расположением уэлЬ аппроксимации.

Наиболее близким к изобретению по технической сущности является устройство для цифровоro функционального преобразования, содержащее регистр аргумента, генератор импульсов, первый. элемент И, блок вычитания ординат, управляемый делитель частоты, реверсивный счетчик результата и блок памяти узловых эначенйй ординат, причем информационные вхо" ды регистра агрумента соединены с вхо дами устройства, первый вход первого элемента И соединен с выходом генератора импульсов, и второй входс выходом обнуления блока вычитания ординат, выход первого элемента И соединен с сигнальным входом управляемого -делителя частоты, выход которого соединен со счетным входом реверсивного счетчика результата, выходы которого соединены с выходами устройства и входами вычитае-: мого блока вычитания ординат, выход ,знака разности которого соединен с входом управления. реверсом ревер" сивного счетчика результата, выходы .блока памяти узловых значений орди( нат подключены к входам умен6ашфмо; ния абсцисс (2).

Недостатком-известного устройства

45,является пониженная точность преоб5

15

2 го блока вычитания ординат, причем выходы мода разности блока вычитания ординат соединены с входами делимого блока деления, выходы которого соединены с управляющими входами управляемого делителя частоты, входы делителя блока деления подключены к выходам блока вычитания абсцисс, выход обнуления блока вычитайия брдинат соединен с входами синхронизации блока деления, буферного реги" стра и регистра знака, а также с вторым входом первого элемента И и через элемент задержки - со счетным входом реверсивного счетчика адреса, первым входом второго элемента И и входом установки в ноль триггера разрешения приема аргумента, вход установки в единицу которого подключен к выходу формирователя импульсов, а инверсный выход соединен с вторым входом второго элемента И, выход которого подключен к входу синхронизации регистра аргумента, выходы которого соединены с входами уменьшаемого блока вычитания аргумента, выход кода знаке которого подключен к входу формирователя импульсов и информационному входу регистра знака, выход которого соединен с входом управления реверсом реверсивного счетчика адреса, выI ходы которого подключены к адресным входам блоков памяти узловых значений ординат и абсцисс, выходы блока памяти узловых значений абсцисс подключены к входам уменьшаемого блока вычитания абсцисс, входам вычитаемого блока вычитания аргумента и ин формационным входам буферного регистра, выходы которого соединены с входами вычитаемого блока вычита37272 4 второй управляемый делитель частоты, элемент ИЛИ и реверсивный счетчик ар гумента, счетный вход которого сое. динен с выходом второго управляемого

5 делителя частоты, управляющий и счетный входы которого соединены с выходами соответственно блока вычитания абсцисс и элемента И, второй вход которого соединен с выходом эле-. мента ИЛИ и входом синхронизации ре10 гистра аргумента, вход стробирования второго управляемого делителя . : частоты соединен с выходом обнуления блока вычитания ординат и первым

15 входом элемента ИЛИ, второй вход которого соединен с выходом обнуления блока вычитания аргумента, выход знака которого соединен с управляющим входом реверсивного счетчика адреса

20 и управляющим входом реверсивного счетчика аргумента, выход которого соединен с входом вычитаемого блока вычитания аргумента, выход элемента задержки соединен с входом синхрони25 зации буферного регистра, На чертеже представлена блок-.схема преобразователя.

Функциональный преобразователь со« держит регистр 1 аргумента, вход 2

30 преобразователя, блок 3 вычитания, генератор 4 импульсов, элемент И 5, уп" равляемый делитель 6 частоты, реверсивный .счетчик 7 результата, блок

8 вычитания ординат, содержащий вы.ход 9 знака и выход lO обнуления, блок

11 деления, элемент 12 задержки, буферный регистр 13, реверсивный счетчик 14 адреса, выход 15 кода разности блока 8, блок 16 вычитания, абсцисс, „ блок 17 памяти узловых точек абсцисс, блок 18 памяти узловых точек ординат, реверсивный счетчик 19 аргумента, вйход. 20 знака блока 3, управляемый .делитель 21 частоты, выход 22 обну-..

45 ления блока 3, элемент ИЛИ 23.

Преобразователь работает следующим образом.

Поставленная цель достигается тем, что в функциональнйй преобразователь, содержащий генератор импульсов, элемент И, первый управляемый делитель частоты, реверсивный счетчик. результата, блок вычитания ординат, блок деления, блок вычитания абсцисс,0yферныи регистр, блок памяти узловых точешь ординат,реверсивный счетчик адреса, элемент задержки, регистр аргумента и блок вычитания аргумента, вход уменьшаемого которого соединен с выходом регистра аргумента, информационйый- вход которого соединен с входом преобразователя, выход генератора импульсов соединен с первым входом элемента И, выход которого соединен со счетным входом первого управляемого делителя частоты, выход которого соединен со счетным входом реверсивного счетчика результата,- выход которого соединен с выходом преобразователя и входом вычитаемого блока вычитания ординат, выход кода разности которого соединен с входом делимого блока деления, выход и вход делителя которого соединенй соответственно с управляющим вхо. дом первого управляемого делителя частоты и выходом блока вычита" ния абсцисс, вход вычитаемого которого соединен с выходом буферного регистра, информационный вход которого соединен с выходом блока памяти узловых точек абсцисс и входом уменьшаемого блока вычитания абсцисс, выход знака разности блока вычитания ординат соединен с управляющим входом реверсивного счетчика результата, выход обнуления блока вычитания ординат соединен через элемент задержки со счетным входом реверсивного счетчика адреса, выход которого соединен с входами блоков йамяти узловых точек абсцисс и ординат,выход блока памяти узловых точек ординат соединен с входом уменьшаемого

:,блока вычитания ординат, введены

3 10 разования, обусловленная нечувствительностью к изменениям аргумента в. пределах каждого участка аппроксимации. При этом независимо от значения поступившего аргумента на выходе уст.ройства воспроизводится весь интервал аппроксимации.

Целью изобретения является повыше. ние точности.

В блок 18 памяти узловых точек ординат заносятся коды ординат узловых точек функции преобразования т(х ). В блок 17 памяти узловых то1 чек абсцисс заносятся коды абсцисс узловых точек функции преобразования, причем в первую ячейку блоков 17 и

18 заносится нулевой код. По выходному коду реверсивного счетчика 14, р аэрядност ь которого определяется количеством узловых точек, хранимых

1037272

5 !

О

У1- У

55

5 в блоках 17 и 18, находятся коды ординаты и абсциссы соответствующего значения функции преобразования, Блоки 8 и 16 определяют разность кодов между поступившим и предыдущим значениями ординат и абсцисс соответственно.

С помощью блока 1! и управляемого делителя 6 частоты автоматически устанавливается коэффициент наклона интерполирующих отрезков, причем коэффициент передачи делителя 6 частоты на каждом интервале аппроксимации пропорционален отношению

"1 "4-1 где У- и У„- предыдущее и поступившее значения ординат;

Х и Х - предыдущее и поступив-

3-1 шее из блока 17 значения абсцисс.

С помощью блока 3 определяется

I момент остановки воспроизведения функции по совпадению кода. поступившего аргумента с выхода регистра и кода с выхода реверсивного счетчика 19 аргумента, При этом управляемый делитель 21 частоты управляет частотой импульсов, поступающих на счетный вход счетчика 19 в соответствии с разностью кодов меж ду поступившей Х,. и предыдущей Х;> абсциссами.

В исходном состоянии реверсивные счетчики 7,l4, 19 регистр 1 аргумента и буферный регистр 13 установ« лены в ноль. Таким образом, по нулевому коду счетчика 14 из первых ячеек блоков 17 и 18 извлекаются нулевые коды и на выходе 10 обнуления блока 8 вычитания ординат формируется передний фронт сигнала сравнения, Сигнал сравнения поступает через элемент ИЛИ 23 на второй вяод элемента И 5, закрывая его на время установки коэффициента деления делителей 6 и 21 частоты,и на вход..синхронизации регистра 1 аргумента, разрешая прием кода первого значения аргумента Х на вход синхронизации блока 11 деления, разрешая вычисление коэффициента передачи делителя 6 частоты, на вход стробирования управляемого делителя 21 частоты, разрешая прием разности кодов абсцисс из блока 16.

4

По задержанному элементом 12 за-. держки переднему фронту сигнала . сравнения на время; необходимое для приема аргумента ) и вычисления блоком 3 знака разности между значениями кода аргумента Х 1, и кода счетчика 19 Х, счетчик 14 переводится в следующее состояние. По коду счетчика 14 из блоков 17 и 18 извлекаются коды абсциссы Х и ординаты У первого участка аппроксимации. ч

При этом блоком 8 вычисляется разность кодов У - Уо между значениями ч блока 18 и счетчика 7, а блоком 16разность кодов Х„- Х между значениями блока 17 и буферного регистра 13. Блок 11 деления вычисляет код

Хч- Хо управляющий коэффициентом передачи делителя 6 частоты на первом участке аппроксимации.

После поступления на вход уменьшаемого блока 8 кода ординаты первого участка аппроксимации У1 на выходе 10 блока 8 вырабатывается задний фронт сигнала сравнения, задержанный на время, необходимое для установки коэффициента передачи в делителе 6 частоты.

flo заднему фронту сигнала в делитель 2l частоты заносится разность кодов абсциссы первой узловой точки Х„ и нулевого кода Х буферного регистра 13, открывается элемент И 5 и импульсы с выхода генератора 4,импульсов поступают на счетный вход реверсивного счетчика 7. Начинается ступенчато-линей- ная интерполяция функции на первом интервале. аппроксимации, причем частота импульсов с выхода rенератора, поступающая на счетчик 7 результата, определяется коэффициентом деления делителя 6 частоты, а на счетчик 19коэффициентом деления делителя 21 частоты .По заднему фронту задержанного сигнала сравнения код абсциссы первой узловой точки Хч переписывается в буферный регистр 13.

По совпадению кода счетчика 19 и кода аргумента на выходе 22 обнуления блока 3 формируется импульсный сигнал, по переднему фронту которого элемент И 5 закрывается, и разрешается прием следующего значения кода аргумента Х1 +.1в регистр 1.При

7 10372 этом на выходе 20 блока 3 формируется знак разности кодов Xl, -„-Х, изменяющий реверс счетчиков 19 и 14, По заднему фронту сигнала сравнения с выхода 22 блока 3,. задержанному на время установки знака реверса счетчика 19, элемент И 5 открывается и начинается отработка аргумента Х „.При этом сигнал сравнения не сформировался, так как в блоке

8 коэффициент деления делителей 6 и 21 частоты остается прежним, По достижении счетчиком 19 кода Х1, на выходе 20 блока 3 формируется очередной импульсный сигнал сравнения, по переднему фронту которого элемент И 5 закроется и на вход синхронизации регистра 1 поступит разрешение на прием кода следующего значения аргумента Х1 го

При поступлении в блок 3 кода аргумента Х1 на выходе 20 блока 3 сформируется знак разности кодов

Х1.+ -Х1,управляющий реверсом счетчиков 19 и 14, а на выходе 22 25 обнуления блока 3 - задний фронт сигнала сравнения, открывающий элемент И 5. Таким образом, начинается отработка поступившего аргумента

++2 в соответствии с коэффициен- зо том передачи делителя 6 частоты данного участка аппроксимации.

При достижении счетчиком 7 кода первой, узловой точки У:„ счетчик

19 достигнет кода абсциссы Х .На вы1 ходе 10 обнуления блока 8 сформируется очередной импульсный сигнал, по переднему фронту которого элемент И 5 закрывается и на вход синхронизации регистра 1 поступает разрешение на,щ прием кода следующего значения аргумента Х .В блоке 3 формируется знак разности кодов Х -Х „ управляющий

72 8 реверсом счетчиков I9 и 14. flo задержанному элементом 12 задержки переднему фронту сигнала сравнения счетчик

14 переводится в следующее состояние. Из блоков 17 и 18 извлекаются коды абсциссы Х и ординаты У2 второго участка апйроксимации. Блок 11 деления вычисляет код, управляющий коэффициентом передачи делителя 6 частоты на данном участке аппроксимации . Ilo заднему фронту сигнала сравнения, задержанному на время установки коэффициентов передачи делителей 6 и 21 частоты, открывается элемент И 5 и начинается воспроизведение данного участка функции . Ilo заднему фронту задержанного сигнала.срав-. нения код абсциссы второй узловой точки Х> переписывается в буферный регистр 13, Таким образом, происходит ступенчато-линейная интерполяция функций в зависимости от кода поступившего аргумента.

На последующих участках аппроксимации устройство работает аналогично, Выходной код счетчика 7 при необходимости может быть преобразован в аналоговый сигнал цифроаналоговым преобразователем, При изменении знака крутизны функции в узловых точках разность к4дов У- - У; „изменяет знак и признак знака крутизны с выхода 9 блока 8 управляет реверсом счетчика 7.

Таким образом, в предложенном функ. циональном преобразователе по сравнению с известным устройством повышается точность работы, в частности обеспечивается возможность одно.значного преобразования ступенчатых сигналов и изменений аргумента .в пределах одного участка аппроксимации, Подписное филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

ВНИИПИ Заказ 6012/51

1037272

Тираж 706