Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

1. ЗАГОМИНАЮШЕЕ УСТРОЙСТВО , содержащее основной блок памяти, группы выходов которого соединены с группой входов выходного регистра, выходы которого являются выходами устройcfs , блок усилителей, входы которого являются входами устройства, выходы блока усилителей соединены с группой входов входного регистра, блок управления , первый, второй и третий входы которого соединены соответственно с шинами управления, первый выход блока у1ь рйвпения соединен с первым входом основного блока памяти, второй вход которого соединен с первой шиной управления, отличающееся тем, что, с. целью расширения обоасти применения устройства за счет возмож1юсти понижения тактовой частоты и повышения надеж ности устройства, в нехю введены дополнительный блок памяти, счетчик, формирователь импульсов, блок коррекции и формапии и элементы , вход%1 которых соединены с выходами входного регистра, выходы апэментов соединены группой входов основного блока памяти, третий вход которого сюеавнев с первым входом дополнительиого блока памяти и первым /выходом формирователя импульсов, группа входов формирователя импульсов, соединена с выходами блока усилитетюй, первый и .второй входы формирователя импульсов соединены с выходами счетчика,-вход которого соединен с второй щиной управления , второй выход формирователя импульсов соединен с четвертым входом блока управления, пятый и шестой входы которого соединены соответственно с первым и вторым выходами блока коррекции информации, первый, второй и третий входы блока коррекции соединены соответственно с шинами управления, четвертый и пятый входы блока коррекции информации соединены соответственно с выходами основного и дополнительного блоков памяти, второй и третий входы дополнительного блока памяти соединены соответственно с первой шиной управл ния и.третьим выходом блока управления, седьмой и восьмой вхооы которого соединены соответственно с выходами основного и дополнительного блоков памяти, вто рые и третьи входы элементов И-ИЛИ соединены с выходами счетчика, третий 00 и четвертый входы формирователя импуль сов соединены с первым и третьим входа00 4 ми блока утфавления. 2. Устройство поп. l,oтличaЭд ю щ е е с я тем, что формирователь импульсов содержит дифференцирующие . элементы, повторители напряжения, элементы НЕ, элементы ИЛИ, элементы И, триггеры, этюьюнты задержки и элемент И-ИЛИ, выход которого является первым выходом формирователя импульсов, входы дифференпируюитх елементов являются группой входов формирователя импульсов, выходы дифференцирующих элементов совди{ ны с входами повторителей напряжения и элементов НЕ, выходы которых со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А (19) (И) сю а-11 С 19Ю0

ОПИСАНИЕ ИЗОБРЕТЕНИЯ.

"e /

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbfTHA

К АВТОР(. КОМУ СВИДЕТЕЛЬСТВУ (21) 331792411 8-24 (22) 17.07.81 (46) 23.08.83. Бюп. Ж 31 (72),В. Ф. Попов и Ю. Н; Сапов . (53) 681.327.66 (088.8) Гба) 1. Е есФл.ои 1с Рафаиi(ь.-Че)-Е() ЯМЬН.,МбисЬеи, 1978, М., 3, 40-46-65

2. "Вопросы радиоэлектроники". Сер.

ЭВТ, вып. 4, 1980, с. 30 (прототип). (54)(57) 1. ЗАГЮМИНАЮШЕЕ УСТРОЙСТВО, содержащее основной бпок памяти, группы выходов которого соединены с группой входов выходного регистра, выходы которого являются выходами устройс ) ва, бпок усипитепей, входы которого явпяются входами устройства, выходы блока усйпитепей соеаиюны с группой входов входного регистра, бпок управпе» ния, первый, второй и третий входы которого соедиюны соответственно с шинами управления, первый выход блока управления соединен с первым входом основ. ного блока памяти, второй вход которого соедиюн с первой шиной управпення, отпичающееся тем,что,с. цепью расширения обяасти применения устройства эа счет воэможности пониж ния тактовой частоты и повышения надежности устройства, s пего введены goaonнятепьный блок памяти, счетчик, форми роватепь импульсов, бпок коррекция ssформация и эпементы ИИЛИ, первые вицц)(которых соединены с выходами

saoasoro регистра, выходы элементов

КИЛИ соедиюны грушюй входов основ

sего блока памяти, третий вход которого соединен с первым входом допопиитепьsего блока памяти и первым . :выходом формирователя импульсов, группа входов формироватепя импульсов соединена с выходами бпока усипитепей, первый и .второй входы формироватепя импульсов соединены с выхоаами счетчика, -sxog которого соединен с второй шиной управ пения, второй выход формироватепя импульсов соединен с четвертым входом бпока управпения, пятый и шестой входы которого соединены соответственно с цервым и вторым выходами блока коррекции информации, первый, второй и третий входы бпока коррекпии соединены сэ» ответственно с шинами управпения, чет вертый и пятый входы блоха коррекции информации соединены соответственно с выходами основного и допопнитепьного д бпоков памяти, второй и третий входи допопнитепьного бпока памяти соедию ы соответственно с первой шиной управления и третьим выходом блока управпения, C седьмой н восьмой входы которого соеаи- нены соответственно с выходами основно- Е го и допопнитепьного блоков памяти, вто. рые и третьи входы эпементов И-ИЛИ соедиюны с выходами счетчика, третий и четвертый входы формирователя импупьсов соедиюны с первым и третьим входами бпока управления.

2. Устройство по и. 1, о т и и ч аю щ е е с я тем, что формироватепь ямпупьсов содержит дифференцирующив . элементы, повторители напряжения,: эпементы НЕ, элементы ИЛИ, элементы И, триггеры, элементы эадержкн и элемент

И-ИЛИ, выход которого явпяется первым,) выходом формироватепя импульсов, входы дифференцирукяцих эпементов явпяются группой входов формнроватепя импупьсов, выходы аифференпирующих элементов соединены с входами повторителей напряжения и элементов НЕ, выходы котоуых со37346

10 единэны с входами первого элемента ИЛИ выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых являются первым и вторым входами формирователя импупь сов, выходы первого и второго элементов И соединены с первыми входами пер вого и второго триггеров, вторые входы которых соединены с выходами первого и второго элементов задержки, выходы триггеров соединены с первыми входами третьего и четвертого элементов И, вто- . рые входы которых являются третьим входом формирователя импульсов, третьи входы третьего и четвертого апементов

И являются соответстве.нно первым и вторым входами формирователя импульсов, выходы третьего и четвертого элементов И соединены с входами элементов задержки и входами второго элемента

ИЛИ, выход которого явшатся вторым выходом формирователя импудьсов, жрвый и второй входы элемента:. И-ИЛИ соединены с выходами триггеров, третий вход элемента И-ИЛИ является четвер тым входом формирователя имцупьсов.

3. Устройство по п. 1, о т. и и ч аю щ е e с я тем, что блок коррекции информации содержит . элементы И, счетчик, элементы задержки, элемент НЕ, дифференцирующий элемент, триггеры и схему сравнения, входы которой соеди.нены с выходами счетчика, первый и

1 второй входы счетчика являются четвер тым и пятым входами блока коррекции информации, первый вход первого элемента И является первым входом блока кор- рекции информации, второй и третий входы первого элемента И соединены с маходрм элемента НЕ и выходом первого триггера„ первый и второй входы которого являются вторым и третьим входами блока коррекции информации, третий вход первого триг гера соединен с выходом первого элемента задержки, выход первого элемента И соединен с первыми входами второго, третьего и четвертого элементов И, вторые входы которых соединены с выходами схемы сравнения, выход четвертого элемента И соединен с входом первого,элемента задержки, вход дифференцирую

I щего элемента соединен с одним из выходов схемы сравнения, входы пятого элемента И соединены с выходами дифференцирующего элемента и выходом второго триггера, первый вход которого является четвертым входом блока коррекции информации, второй вход второго триггера соединен с третьим входом счетчика и выходом второго элемента задержки, вход которого соединен с выходом пятого апемента И.

4. Устройство по и. 1, о т л и ч аю щ е е с я тем, что блок ут;Равпения содержит элементы И, элементы HE u элементы ИЛИ, выходы которых являются

I первым Йтретьим выходами блока управ, пения, входы первого элемента И являют ся первым, вторым и третьим входами блока управления, вход первого алемента

HE и первый вход второго алемента И соединены с первым и вторым входами первого,элемента И, второй и третий входы второго элемента И соединены с выходом первого элемента НЕ и третьим входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого является пятым входом блока управления, третий вход цервого элемента ИЛИ соединен с выходом третьего элемента И, первый вход которого соединен с выходом второго элемента И и,.". периыми входами ,четвертого и пятого элементов И, выходы которых соединены с первым и вторым ходами второго элемента ИЛИ, второй вход третьего элемента И соединен с входом второго элемента НЕ н является седьмым входом блока управления, второй, вход четвертого элемента И соединен с выходом второго элемента НЕ, входы шестого. элемента И являются седьмым и восьмым входами блока управления, втерой вход пятого элемента И.соедиюн с первым входом шестого элемента И, выxog которого яюьются вторым выходом блока управления, третий н четвертый входы второго элемента ИЛИ являются чеч вертым н шестым входами блока управления.

1037346

Изобретение относится к вычислитель ной технике и автоматике, в частности к эапоминаюшим устройствам, и может иопольэоваться в устройствах регистрации ходового обмена иифровых устройств, 5 например в логических анализаторах.

Известно запоминающее устройство. исполызуемое s устройстве регистрации информации, которое содержит блок памяти с последовательным доступом, блок управления, блок записи и блок считыванияе

При работе запоминающее устройство фиксирует обмен в режиме регистрации логических диаграмм без привязки ко 15 времени и в режиме синхронной регистрации P).

Однако в первом режиме теряется информация о времени. Во втором режиме в каждый дисхрет времени происходит эа- 20 лись,информаиии в ячейки всех каналов блока памяти. Это ограничивает длитель ность регистрации, осебеню при детальном анализе с очень малым дискретом времени. 25

Наиболее близким к изобретению по технической суш.ности. является запомииаквцее устройство, содержашее входные усилители, входюй регистр, многоразрядный блок памяти с последовательным .з0 доступом; блок считывания и блок управ пения, причем выходн усилителей соединены с входами регистра, выходы которого соединены с входами многоразрядного блока памяти, выходы которого соединены с .входами блока считывания (2).

Недостатки известного устройства заклинаются в трате в каждый дискрет времени ячейки каждого разряда блока памяти, s необходимости значительного уве-40 пичеиия тактовой частоты для записи воздействия хратковремеиных номе х, в связи с чем пропорциойально, возрастают габариты и энергопотребпение устройства, 45 боты.

Hem изобретения - расширение облас- ти применения устройства эа счет воэможности понижения тактовой частоты и повышение надежности. 50

Поставленная цель достигается тем, что в запоминаюшее устройство, содержащее основной блок памяти, группы выходов хоторого соединены с группой. входов выходного регистра, выходы которого 55 являются выходами устройства, блок усилителе@. входы которого являются входами устройства, выходы блока усилителей соединены с.группой входов. входного регистра, блок управления, первый, второй и третий входыкоторого соединены соответственно с шинами управления, первый выход блока управления соединен с первым входом основного блока памяти, второй вход которого соединен с

Первой шиной управления, введены,дополнительный блок памяти, счетчик, формирователь импульсов, блок коррекции информаиии и элементы И-ИЛИ, первые вхо ды которых соединены с выходами входного регистра, выходы элементов И-ИЛИ соединены с группой входов основного блока памяти, третий вход которого сое» динен с первым входом дополнительного блока памяти и первым выходом формирователя импульсов, группа входов формирователя импульсов соединена с выходами блока усилителей, первый и второй входы формирователя импульсов соединены с выходами счетчика, вход которого соединен с второй- шиной управления, вто рой выход формирователя импульсов соединен.с четвертым входом .блока управпения, пятый и шестой входы которого соединены соответственно с первым и вторым,-. выходами блока коррекции информации, первый, второй и третий входъ| бюка коррекции информации соединены соответственно с шинами управления, четвертый и пятый входы блока коррехции информации соединены соответственно с выходами основного и дополнительного блоков памяти, второй и третий входы допол1 . нительного блока памяти соединены соот; ветственно с первой. шиной управления и третьим выходом блока управления, седьмой и восьмой входы которого соединены соотг, ветственю с выходами основного и дополнительного блоков памяти, вторые и третьи входы элементов И-ИЛИ соединены с выходами счетчика, третий и четвертый входы формирователя импуль . сов соединены с первым и третьим входами блока управления.

Кроме того, формирователь импульсов содержит дифференцирующие элементы, повторители напряжения, элементы НЕ, элементы фЛИ, элементы И, триггеры, элементы задержки и элемент И-ИЛИ, выход которого является первым выходом формирователя импульсов, входы дифферениируюших элементов являются груп пой входов формирователя импульсов, выходы дифференцируюших элементов соединены с входами повторителей напряже-. ю

3 1037 ния и элементов НЕ, выходы которых соединены с входами первого элемента ИЛИ, выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых являются первым и вторым входами формирователя нмпупьсов, выходы первого и второго элемеитов И соединены с первыми входами первого и второго триггеров, вторые входы которых соединены с выходами первого 10 и второго элементов задержки, выходы триггеров соединены с первыми входами гретьего и четвертого элементов И, вторые входы которых являются третьим входом формирователя импупьсов, третьи 15 входы третьего и четвертого элементов

И явяяются соответственно первым и вторым входами формирователя импупь1 сов, выходы третьего к четвертого элементов И соединены с входами элемен- 20 тов задержки и с входами второго эпемента ИЛИ, выход которого является вторым выходом формирователя импульсов, первый и второй входы элемента И-ИЛИ соединены с выходами триггеров, третий 25 вход элемента И-ИЛИ явпяется четвертым входом формироватепя импульсов.

При этом блок коррекции информации содержиг эпементы И, счетчик, элемента задержки, элемент НЕ, дифференцируюший элемент, триггеры и схему сравнения, входы которой соединены с выходами счетчика, первый и второй входы счетчика являются четвертым и пятым входами блока коррекции информации, первый вход

35 первого элемента И является первым входом блока коррекции информации, второй и третий входы первого элемента И соединены с выходом элемента HE u

40 выходом первого триггера, первый и второй входы которого явцяются вторым и третьим входами блока коррекции информации, третий вход первого триггера соединен с выходом первого элемента

45 задержки, выход первого элемента И соединен с первыми входами второго, третьего и четвертого эпементов И, вто г рые входы которых соединены с выходами схемы сравнеиия, выход четвертого элемента И соединен с входом первого эпе мента задержки, вход дифференцируюшего эпемента соединен с одним из выходов схемы сравнения, входы пятого эпемента

И соединены с выходами дифференциру ницего эпемейта и выходом второго триг 55 гере, первый вход которого явпяется четвертым входом блока коррекции информации, второй вход второго триггера

346 соединен с третьим входом счетчика и выходом второго элемента задержки, вход которого соединен с выходом пятого элемента И.

Кроме того, бпок управления содержит элементы И, элементы НЕ и элементы

ИЛИ, выходы которых являю ся первым и третьим выходами блока управления, входы первого элемента И являются первым, вторым и третьим входами бпока управления, вход первого элемента НЕ и первый вход второго элемента И соединены с первым и вторым входами первого элемента И, второй и третий входы второго элемента И соединены с выходом первого элемента НЕ и третьим входом первого элемента И, выход которого соединен с первым входом первого элеменга ИЛИ, второй вход которого является пятым входом блока управления, третий вход первого элемента ИЛИ соединен с выходом третьего элемента И, первый вход кото рого соединен с выходом второго элемента И и первыми входами четвертого и пятого элементов И, выходы которых соединены с первым и вторым входами вто- . рого элемента ИЛИ, второй вход третьего элемента И соединен с входом второго элемента НЕ и явпяется седьмым входом блока управления, второй вход четвертого элемента И соединен с выходом второго элемента НЕ, входы шестого элемента И являются седьмым и восьмым входами блока управления, второй вход пятого элемента И соединен с первым входом шесгого элемента И, выход которого явпяется вторым выходом бпока управления, третий и четвертый входы второго эпемента ИЛИ являются четвертым и шестым. входами блока управления.

Йа фиг. 1 изображена функциональная схема предпоженного устройства; на фиг. 2 - функциональная схема формирова- теля импульсов; на фиг. 3 - функционапьная схема блока коррекции информации; на фиг. 4 — функциональная схема блока управления.

Устройство (фиг.1) содержит блок 1 усипитепей, входной регистр 2, входы 3 устройства, счетчик 4, формироватепь 5 импульсов, эпементы И-ИЛИ 6, основной блок 7 памяти, блок 8 управления, выходной регистр 9, дополнительный блок

10 памяти, блок 11 коррекции информации, выходы 1 2 устройства и шины 13 - 15 управления. формироватепь 5 имцупьсов (фиг. 2) содержи г элемент И-ИЛИ 16, дифферен46 6 хода элемента И 25 через элемент 29 задержки и второй вход триггера 27. 3а держка элементов 28 и 29 берется равной 0,1-0,7 длительности сигналов на первом и вторых входах формирователя

25, но не менее интерваиа времени, нэI обходимого дия записи в блоки 7 иии 10.

Таким образом, при выявлении изменений информации в течение одного такта на одном из его выходов появляется сиг» наи, длящийся до определенного момента времени в сиэдуккцем такте, и íà его другом выходе появляется короткий импульсный сигнал в следующем такте.

Блок 11 коррекции информации работает таким образом, что при поступлении на его четвертый и пятый входы импульсных сигналов счетчики 38 и 39 считают число импульсов. Одновременно с этим первый же импуиьс, поданный на первый вход, переворачивает триггер 37 так, что с его.выхода поступает нв один из входов эиемента И 35 разрешающий сигнал. При работе устройства поступление импульсов на входы счетчиков 38 g 39 равных состояний и сигналы с их выкодов, поданвае на входы схемы 40 сравнения, вызывают цоявиение разрешающего сигнала на одном из ее выходов. При этом с выхода элемента 43 на другой вход элемента И 35 поступает разрешающий имцуиьс, который проходит на вход эпемента 42 задержки и через время задержки с выхода этого эиемента посту пает на второй вход триггера 37 и на установочные входы счетчиков 38 и 39, устанввиивая их в нулевое состояние.

Это снижает вероятность переполнения счетчиков 38 и 39 при длительной работе - устройства.

Одновременно разрешающий сигнаи с одного из выходов схемы 40 сравнения поступает ga второй вход элемента И 34, вызывая при наличии разрешающего сиг нала с выхода эиемента 41 обнуиение триггера 36. Обнуиение этого триггера. также производится при поступлении нв второй вход триггера разрешающего урон ня с второго входа биока ll, Триггер 86 переводится в единичное состояние нри поступиении на его первый вход разрешающего уровня с третьего входа бпока 11. При действии нв втором входе блока ll запрещающего уровня и разрешающих уровней на первом входе блока 11 и разрешающего сигнала с вв хода триггера 36 нв выходе эиемента 31

И проходит разрешающий сигнал, который поступает нв входы элементов И 32 34

% 10373 пирующие элементы 17,. повторители 18. элементы HE 19, элементы ИЛИ 20и 21, элементы И 22-25, триггеры 26 и 27, элементы 28 и 29 запеожки.

Вжж 11 коррекции информации (фиг.3) 5 содержит элемент НЕ 30, элементы И 3135, триггеры 36 и 37, счетчики 38 и

З9, схему 40 сравнения, элементы 41 и 42 задержки и дифференцирующий weмент 43. 10

Блок 8 управления (фиг.4) содержит .эиементы-И 44-49, эиементы HE 50 и

51 и элементы ИЛИ 52 и 53.

Формироватеиь 5 работает так, что при" изменении информации на одном из

его входов соответствующий дифференцирующий элемент 17 вырабатывает им- пупьсв и сигнви:.поиожитеиьной иии отрицатепьной поиярности в зависимости от зНака изменения входного сигнала. 20

Этот сигнаи подается нв входы соответствующих повторитеией 18 и инверторов

19. Один из вкшоченных повторитеией 18 передает положительный сигиаи нв вход эюмента ИЛИ 20. Отрипатеиьный же 25 сигнаи передается туда же лишь со сменой полярности элементом НЕ 19. В резуиьтате, на выход эинмента ИЛИ 20 проходит положительный сигнви, который поступает затем на входы элементов И 22 и 23 и при нвиичии на других входах этик эиементов разрешакицих сигнаиов передается ю их выход и дапее на входы триггеров 26 и 27. Так как на первый и втоРые входы формирователя 5 по- З5 даются противофазные тактовые сигналы, при ик изменении происходит поочередное воздействие устанавийвающих сигивиов иа входй триггеров 26 и 27. При geRствии разрешакжего сигнвиа на шине 14 0 формирователя 5также поочередно,,но в противофазе с включением подсоединен-ных триггеров 26 и 27, происходит передача сигналов через.эиементы И 24 и

25. Сигюиы с выходов элементов И 24 4 .и 25 поступают нв входы эиемента

ИЛИ 21 и, пройдя его, поступают на второй выход формирователя 5. Также при действии нв выходе одного из трютеров

26 иии 27 разрешающего сигнала и наиичии разрешающего сигнаиа на четвер-.том входе формирования 5, ои проходит через эпемент -HJIH 16 на первый выход формирователя 5. С иыкодв еиемента

И 24 .сигнаи также поступает нв вход эиемента 28 задержки и через время за55 держки с его выхода постуиает на второй вход тр".гера 26, сбрасывая его. Анвиогичным образом действует сигнал с вы7 1037

Если состояние счетчика 38 бопьше состояния счетчика 39, на другом выходе схемы 40 сравнения появпяется разрешающий сигнал, который, поступая на вход элемента И 33, проходит на его выход и далее на шестой выход бпока 11. При состоянии счетчика 38, меньшем состоя» ния счетчика 39, разрешающий сигнал действует на третьем выходе схемы 40 сравнения и проходит через элемент tp

И 32 на пятый выход бпока 11.

Бпок 8 управпення работает в соответствии с функционапьным назначением и связями погических эпементов, входя щик в него.

Устройство работает в режимах регист. рации хранения и воспроизведения. Режим регистрации по своему окончанию имеет также чодрех<им перехода к режиму хра» нения, Начапьное состояние блоков и уэпов устройства следующее: ячейки блоков 7 и 10 обнупены, на шине 15 устройства действует запрещающий уровень, на входах устройства могут действовать входные сигналы, на шину 14 поступают тактовый,сигнап,,на шину 13 подается разрешающий уровень, соответствующий режиму записи, счетчики 38 и 39 и триггеры

36 и 37 бнока 11 обнупены, формирова« тель 5, блоки 8 и 11 работают в соот»

Ъ ветствии с поступпением на них сигнапов.

При подаче на шину 15 разрешающего уровня в блоке 11 устанавливается в единичное положение триггер 36. Одновременно разрешающий сигнап поступает на третьи входы эпементов И 44 и 45 блока 8 управпения. При атом на третьем выходе блока 8 управпения появпяется Периодический разрешающий сигнап, который оттуда поступает на второй вход блока 10, вызывая запись сигнала на его информационном входе, а по заднему. фронту - увепичение на единицу адреса ячейки памяти для спедующей записи.

Еспи при этом на первом выходе форми роватепя 5 действует также раэрешакиций сигнап, в блок 10 записывается 1 .

Одновременно разрешающий импупь ный сигнал действует и на втором вы- Я коде формирователя 5, откуда он поступа- ет на четвертый вход бпока 8 управпенИя и проходит на первый выход бпока 5 управпения, поступая далее с него на первый вход„бпока 7 памяти, что также вы зывает эащьсь в него входного информациокного сигнапа,а по заднему фронту управпяющего сигнапа увепичение на единицу

346 8 номеров ячеек памяти блока 7 для последующей записи; Одновременно записывает» ся ао все разряды бпока 7 информация, поступающая на его входы с выходов элементов И-ИЛИ, 6.

Таким образом, при напичии изменений входной информацни происходит запись "1 в ;ячейки памяти блока 10, а также информации в ячейку памяти бпока

7. При отсутствии изменений информации происходит пишь запись 0 в ячейки памяти блока 10 и увепичение их номеров дпя каждой поспедующей записи.

: При дпитепьной регистрации на выходах бпоков "7. и 10 появпяются,считываемые импупьсные разрешающие сигнапы, чиспо которых подсчитывается счетчиками

38 и 39 блока 11.

Одновременно первым же разрешаю- щим сигналом на четвертом входе блока

11 взводится триггер 37 и в спучае ох счета обоими счетчиками 38 и 39 равно го чиспа импульсов происходит обнуление счетчиков 38 и 39 и триггера 37. В режиме записи другие действия управпяющих и информационных сигналов не существенныы.

По окончании действия разрешающего сигнала на третьей шине 15 на выходах блока 11 через элементы И 32«34 появятся импульсы. При равных состояниях счетчиков 38 и 39 блока 11 разрешаю щий сигнап действует на входе эпемен та 43. Он проходит через эпемент

И 34 на вход элемента 41 задержки и через время задержки с выхода этого элемента поступает на вход триггера 36, обнупяя его, поспе чего состояния бпоков и эпементов устройства, за искпючением бпока 7, равны начальному и соответствуют режиму хранения информации.

При состоянии счетчика 38, бопьшем состояни я счетчика 39, разрешающий сигнал действует на выходе схемы 40 сравнения блока 11. Он проходит оттуда через эпемент И 33 на выход бпока 11, далее через пятый вход бпока 8 управпения поступает на вход элемента ИЛИ 52 проходит его и через третий выход бпока

8 управления поступает на третий вход бпока 10. Сигнап изменяется в соответст вии с изменениями первого управпяющего сигнапа, вызывая каждый раз цо отрицатзпьному фронту увепичение на единицу номера считываемой ячейки бпока 1.0. Одновременно, в случае считывания 1,,иъптупьсные разрешающие сигналы посту

9 1037 пают на четвертый вход блока 11, увепичивая состояние счетчика 39. При достижении счетчиком 39 состояния, равного состоянию счетчика 38, дапьнейшая работа проходит как описано дпя спучая равных состояний счетчиков.

При состоянии счетчика 38, меньшем сбстояния счетчика 39, разрешающий сиг.нал действует на выходе схемы 40 сравнения. Он проходит оттуда через 16 эпемент И 32 на выход блока 11, далее

".îñòóïàåò через шестой вход бпока 8 уп- равпения на вход элемента ИЛИ 53 и проходит его через седьмой выход бпока

8 управпения и поступает на первый вход 15 бпока 7. Сигнап на первом управляющем входе бпока 7 меняется в соответствии с изменениями первого управпяюшего сигнала устройства, вызывая каждый раз по отрицатепьному фронту увепичение на 20 единицу номеров считываемых ячеек памяти. Одновременно, в спучаях считывания их с блока 7, разрешающие сигналы поступают на пятый вход бпока 11, уве. личивая состояние счетчика ЗВ. Поспе - 25 достижения счетчиком 38 состояния, равного состоянию счетчшса 39, дальнейшая работа проходит, как описано дпя спучая равных состояний счетчиков 38 и 39, . 30

В режиме хранения информации опуотимо снятие всех управпяюших сигналов с входов устройства. В этом случае бпоки памяти переведены в режим считывания, а подачей запрещающего сигнапа на шину З5

13 блока 11 обнулен триггер 37 и тем самым запрещено появление управпяющих сигналов на его выходах. других активных процессов в атом режиме не происходит

В режиме воспроизведения зарегистрированной информации на шину 14 также поступает тактукнций периодический сигнал, частота повторения которого выбирается, исходя из требований визуапьного 45 ипи машинного анапиэа информации, на шине 13 действует заирещающий уровень.

Он удерживает оба бпока 7 и 10 в режиме считывания информации, запрещает прохождение управпяюшего сигнапа по цепи апементы 51 и 52- эпемент.

ИЛИ 21 - выход формирователя 5 на четвертый вход бпока .8 управления, удерживает в сброшенном состоянии триггер

37 бцока 11, запрещая тем самым выда-H чу из бпока 11 в бпок 8 управпения. В бпоке 8 управления запрещающий уровень

,ñ шины 13 поступает через эпемент

346 1О

HE 50 на вход эпемента И 45 разрешающим уровнем. При подаче на шину 15 разрешающего уровня он поступает через третий вход бпока 8 управпения на вход элемента И 45, разрешая передачу через него тактуюшего сигнала на входы элементов И 46-48. Дапее работа устройства происходит в зависимости от сш напов, считанных иэ бпоков 7 и 10.

При равенстве нулевых сигнапов на выходах бпоков 7 и 10 в бпоке 8 управпения разрешается передача тактовых сигналов по цепи элемент И 45 - эпемент И 47 «элемент ИЛИ 53 - первый, выход блока 8 управпения - первый вход блока 7. При атом производится поспедоватепьное считывание ячеек памяти блока 7..Считанный сигнап поступает на седьмой вход бпока 8 управления, разрешает прохождение тактового сигнапа по цепи эпемент И 45 - эпемент И 46эпемент ИЛИ 52 - третий выход блока

8 управления - второй вход бпока 10 и запрещает прохождение сигналов чефЬз. элемент И 47. Это приводит к поспедоватепьному считыванию ячеек памяти блока 10. Процесс идет до считывания единицы из блока 10. Считанный сигнап из блока 10 поступает на второй вход блока 8 управления, вызывая прохождение сигнапа через эпемент И 49 на второй выход блока 8 управления и через эле». мент И 4.8, элемент ИЛИ 53 на первый выход блока 8 управления, что приводит к занесению информационных сигнапов s регистр 9, а также к одному шагу в бпоке 7. Если при этом считывается опять единица из блока 7, то, как спи« сано выше, производятся считывания ячеек памяти блока 10 до считывания

1, когда делается новый inai в блоке

7 и передача новых информационных сигнапов в регистр 9. Информация в регистре 9 при этом соответствует регистрируемой за исключением коротких сигналов помех. О действии помех в момент ре-. гистрации можно судить по напичию «1 в ячейках памяти блока 7 нпи бпока 10 при сохранении неизменной информации.

Бпагодаря использова нню формирователяя 5, блока ll, бпока 10, счетчика 4, эпементов И-:ИЛИ 6, а также соответст» вуюшему выпопнению формироватепя 5 бпоков 11 и 8 и связей между ними в режиме регистрации непрерывно фиксиру ется информация и дискреты времени, в течение которых изменялась информация ппи действовали помехи, также при не11 1037348 1г ограниченной длительности регистрации числа каналов записи. В то же время, фиксированная информация сохраняется при необходимости регистрации кратксв устройстве (в пределах объема памяти) временных помех с помощью известного и 1lp8 необходимости воспроизводится устройства требуется уменьшить период без искажений. По сравнению с извест- 5 тактуюшего сигнала до меньшей длитель» ным устройством в предлагаемом тре--; ности помехи, что черезвычайно увеличиФ буется меныпий о6ьем памяти, так как емкость памяти устройства, r.e. предлагаячейки памяти расходуются на фиксацию - eMoe устройство оказывается более ининформапии при ее изменении и воздейст. формативным, обладает, меньшей емкостью вии помехи на фиксапию дискретов вре- >о памяти и работает с более низкими такмени. Выигрыш возрастает с увеличением товыми частотами. озим в

Фиг.

1037346

ФигЗ

1037346

Составите пь А. Воронин.

Редактор Г. Беэвершенко Текред А. д*» Корректор Ю. МакйРейко

Закю 6020/55 Тираж 594 Подписное

ВНИИПИ Государственного комитета СССР но депам иаобретений и открытий

113035, Москва, Ж-Ç5, Раушскан наб., д. 4/5 Филиап ППП Патент, г. Ужгород,,уп. Проектная, 4