Устройство для управления памятью

Устройство для управления памятью

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПАМЯТЬЮ, содержащее первый регистр , входы которого являются входами обращения устройства, а выходы подключены к входам коммутатора, выходы которого являются управляющими выходами устройства, и блок анализа данных, входы и одни из выходов которого являются соответственно информационными входами и выходами устройства, а другой выход является выходом .сигнала неисправностиустройства , о т л и ч а ю щ е е с я тем, что, с целью повышения надежjSjTOCTH устройства, в него вв.едены второйи третий регистры, блоки сравнения , дешифратор, первый элемент ИЛИ и первая группа элементов И, причем входы первой и второй групп входов блоков сравнения подключены соответственно к выходам второго регистра и к выходам третьего регистра, а входы третьей группы входов блоков сравнения соединены с одними из входов первого регистра, первый выход одного из блоков сравнения подключён к первому входу первого элемента И первой группы, первый вход каждого из последующих элементов И первой группы соединен с выходом предыдущего элемента И первой группы, первые выходы других блоков сравнения подключены к вторым входам элементов И первой группы, управляющие входы и вторые выходы блоков сравнения соединены соответственно с выходами дешифратора и с входами перг врго элемента ИЛИ, выход последнего из элементов И первой группы соеДЙ ней с первыми управляющими входами коммутатора и блока анализа данных, вторые управляющие входы которых подключены к выходу первого элемента ИЛИ, входы второго и третьего регистров и входы дешифратора являются соответственно адресными и .ляющйми входс1МЙустройства. 2. Устройство по П.1, л и чающееся тем, что блок анализа данных содержит компараторы, регистры с четвертого по восьмой, элемент ИЛИ, группы элеме .тов И. с второй по седьмую, группу элементов ИЛИ и элементы И, причем ;первые входы элементов И второй и (Л пятой групп, третьей и шестой групп, четвертой и седьмой групп соответственно объединены и являются входами блока, вторые входы элементов И втол рой, третьей и четвертой групп объе . динены и являются первым управляющим входом блока, вторые входыэлементов И пятой, шестой и седьмой групп объединены и являются вторым управля щим входом блока, выходы элементов И второй, третьей и четвертой групп, по цключены соответственно к входам четвертого, пятого и шестого регистров , одни из входов первого и второг компараторов соединены с выходами того регистра, выходы четвертого рег гистра подключены к другим входам первого компаратора и одним из входов третьего компаратора, другие входы. | которого соединены с выходами шесто- J го регистра и другими входами второго компаратора, первые выходы первого и третьего компараторов подключены к входам второго элемента ИЛИ, выход которого и первый выход второго компаратора соединены соответственно с управляющими входами седьмого и ; восьмого, регистров, входы которых

О9) SU (11)!

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

68 А

)(51) G ll С 29/00; G 06iF 9/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

1а 2 г. ц

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHÎMV СВИДЕТЕЛЬСТВУ (21) 3438171/18-24 (22) 14.05.82 (46) 30.08.83. Бюл. 9 32. (72) В.A.Áåëÿåâ, В.Н.Барулин и

Е.М.Глоба(53) 681 ° 327(088.8) (56) 1. Патент Японии 9 54-1537, кл. 97 (7) С, опублик. 1979.

2. Патент Японии Р 50-50224, ;кл. 97 (7) С, опублик.1980 (прототнп) (54)(57) 1. УСТРОЙСТВО .ДЛЯ УПРАВЛЕНИЯ ПАМЯТЬЮ, содержащее .первый регистр, входы которого являются входами обращения устройства, а выходы подключены к входам коммутатора, выходы которого являются управляющими выходами устройства, и блок анализа данных, входы и одни из выходов которого являются соответственно информационными входами и выходами устройства, а другой выход является выходом, сигнала неисправности устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены второй и третий регистры, блоки сравнения, дешифратор, первый элемент ИЛИ и первая группа элементов И, причем входы первой и второй групп входов блоков сравнения подключены соответственно к выходам второго регистра и к выходам третьего регистра, а входы третьей группы входов блоков сравнения соединены с одними из входов первого регистра, первый выход одного из блоков сравнения подключен к первому входу первого элемента И первой группы, первый вход каждого иэ последующих элементов И первой группы соединен с выходом предыдущего элемента И первой группы, первые выходы других блоков сравнения подключены к вторым входам элементов И первой группы, управляющие входы и вторые выходы блоков сравнения соединены соответственно с выходами дешифратора и с входами пер-. вого элемента ИЛЙ, выход последнего-" из элементов И первой группы соедй»". нен с первыми управляющими входами коммутатора и блока анализа данных, вторые управляющие входы которых подключены к выходу первого элемента ИЛИ, входы второго и третьего регистров и входы дешифратора являются соответственно адресными и ут©ав;ляющими входами устройства.

2. Устройство по п.l, о т л и ч а ю щ е е с я тем, что блок анализа данных содержит компараторы, регистры с четвертого по восьмой, второй элемент ИЛИ, группы элеме,тов И.с второй по седьмгую, группу элементов ИЛИ и элементы И, причем 9

:первые входы элементов И второй и пятой групп, третьей и шестой групп, Ц ф четвертой и седьмой групп соответст- д венно объединены и являются. входами Ъд блока, вторые входы элементов И вто" © рой, третьей и четвертой групп объе;дннены и являются первым управляющим входом блока, вторые входы элементов И пятой, шестой и седьмой групп объединены и являются вторым управля щим входом блока, выходы элементов И второй, третьей и четвертой "групп; подключены соответственно к входам четвертого, пятого и шестого регистров, одни из входов первого и второг компараторов соединены с выходами пя ) того регистра, выходы четвертого ре- гистра подключены к другим входам первого компаратора и .одним из входов третьего компаратора, другие входы

«старого соединены с ввкодами место- аФд

pro регистра и другими входами второго компаратора, первые выходы первого и третьего компараторов подключены к входам второго элемента ИЛИ, выход которого и первый выход второго компаратора соединены соответственно с управляющими входами седьмого и

;восьмого регистров, входы которых

103S968

10 подключены соответственно к выходам элементов И второй и третьей групп, выходы седьмого и восьмого регистров соединены соответственно с первыми и с вторыми входами элементов ИЛИ группы, третьи, четвертые и пятые входы которых подключены соответственно к выходам элементов И пятой, шестой и седьмой групп, вторые выходы первого Изобретение отйосится к вычисли-1 тельной технйке и может быть исполь- . зовано При построении цифровых вычис- лительных систем и автоматизированных систем управления. 5

Известно устройство, содержащее блоки обработки данных, главную память, панель управления, буферную память (1) .

Наиболее близким к предлагаемому является устройство для управления памятью, содержащее регистр, блок коммутации, три накопителя и блок анализа, причем каждый из L +й+М выходов регистра соединен с одним иэ Ь +К+М входов блока коммутации, который содержит три группы по Ь+К+М выходов, причем каждый выход конкретной группы соединен с одним из Ь+К+М входов соответствующего номеру группы нако- . пителя, каждый из М выходов каждого 20 накопителя соединен с одним из M входов одной из трех групп входов блока анализа, соответствующей номеру накопителя (где L,, N, М вЂ” разряд,ность кода операции, адресной части 25 и информационной части требования на обслуживание. Причем К=К+Р, где г — число разрядов адресной части требования, отводимой под номер накопителя, K — - число разрядов адреса 30 ячейки (или группы ячеек) (2 .

Недостатком известного устройства является низкая надежность, так как оно не обеспечивает динамическое распределение требований на хранение информации и режимов хранения в зависимости от плотности входного потока команд обращения и загруженности управляемой памяти или от приоритета поступающей на хранение информации.

Цель изобретения - повышение надежности устройства.для управления памятью.

Поставленная цель достигается тем, что в устройство для управления па- 4> мятью, содержащее первый регистр, входы которого являются входами обращения устройства, а выходы подключены к входам коммутатора, выхои второго компараторов соединены с .входами первого элемента И, выход которого подключен к первому входу второго элемента И, второй вход которого соединен с вторым выходом третьего компаратора, выходы элементов ИЛИ

:группы являются одними из выходов

1 ,блока, другим выходом которого является выход второго элемента И..ды которого являются управляющими выходами устройства, и блок анализа данных, входы и одни из выходов которого являются соответственно информационными входами и выходами устройства, а другой выход является выходом сигнала неисправности устройства, введены второй и третий регист ры, блоки сравнения, дешифратор, первый элемент ИЛИ и первая группа элементов И, причем входы первой и второй групп входов блоков сравнения подключены соответственно к выходам второго регистра и к выходам третьего регистра, а входы третьей группы входов блоков сравнения соединены с одними из входов первого регистра, первый выход одного из блоков сравнения подключен к первому входу первого элемента И первой группы, первый вход каждого из последующих элементов И первой группы соединен с выходом. предыдущего элемента И первой группы, первые выходы других блоков сравнения подключены к вторым входам элементов И первой группы, управляющие входы и вторые выходы блоков сравнения соединены соответственно с выходами дешифратора и со входами первого элемента ИЛИ, выход послед= него из элементов И пеовой группы соединен с первыми управляющими входами коммутатора и блока анализа данных, вторые управляющие входы которых подключены к выходу первого элемента ИЛИ, входы второго и третьего регистров и входы дешифратора являются соответственно адресными и управляющими входами устройства.

Блок анализа данных содержит компараторы, регистры с четвертого по восьмой, второй элемент ИЛИ, группы элементов И с второй по седьмую, группу элементов ИЛИ и элементы И, причем первые входы элементов И второй и пятой групп, третьей и шестой групп, четвертой и седьмой групп соответственно объединены и являются входами блока, вторые входы элементов И второй, третьей и четвертой групп объединены и являются первым

1038968

45 управляющим входом блока, вторые входы элементов И пятой, шестой и седьмой групп объединены и являются вторым управляющим входом блока, выходы элементов И второй, третьей и четвертой групп подключены соответственно к входам" четвертого, пятого и шестого регистров, одни из входов первого и второго компараторов сое динены с выходами пятого регистра, выходы четвертого регистра подключены к другим входам первого компаратора и одним из входов третьего компаратора, другие входы которого соединены с выходами шестого регистра и другими входами второго компа- 15 ратора, первые выходы первого и третьего компараторов подключены к входам второгб элемента ИЛИ, выход .которого и первый выход второго компаратора соединены соответственно с управлякщими входами седьмого и восьмого регистров, входы которых подключены соответственно к выходам элементов И второй и третьей групп, выходы седьмого и восьмого регистров сое-75 динены соответственно с первыми и с вторыми входами элементов ИЛИ группы, третьи, четвертые и пятые входы которых подключены соответственно к выходам элементов И пятой; шестой и седьмой групп, вторые выходы первого и второго компараторов соединены с входами первого элемента И, выход которого подключен к первому входу второго элемента.И, второй вход которого соединен с вторым выходом тре-З5 тьего компаратора, выходы элементов ИЛИ группы являются одними из выходов блока, другим вйходом которого является выход второго элемента И.

На фиг. 1 представлена функцио- 40 нальная схема предлагаемого устройства; на фиг. 2 и 3 — функциональные схемы блока анализа данных и блока

„сравнения соответственно.

Предлагаемое устройство содержит первый регистр 1, коммутатор 2. На фиг. 1 показаны накопители 3 управ ляемой памяти. Устройство содержит также блок 4 анализа данных, второй регистр 5, блоки 6 сравнен. я, первую группу элементов И 7, первый элемент или 8, дешифратор 9 и третий регистр 10. На фиг. 1 обозначены Н входов 11, В входов 12 и М входов 13 обращения устройства (где В - разрядность кода операции:

Н вЂ” разрядность адресной части;

M,. †. РазРядность информационной части), команды обращения, причем

И=К+С (где К вЂ” число разрядов адре- 60 са ячейки или группы ячеек управляемой памяти; С вЂ” число разрядов кода номера управляемого накопителя) .

Блок анализа данных содержит (фиг.2) вторую 14, третью 14, 65 четвертую 14, пятую 15, шестую 15 и седьмую 15 группы Элементов И, четвертый 16, пятый 17, шестой 18, седьмой 19 и восьмой 20 регистры, первый 21, второй 22 и третий 23 компараторы, первый 24 и второй 25 элементы И, второй элемент ИЛИ 26 и группу элементов ИЛИ 27.

Каждый блок сравнения содержит

I (фиг.3) восьмую группу элементов И 2S, девятый регистр 29, четвертый, компаратор 30, девятую группу элементов И 31, десятый регистр 32, пятый компаратор 33, третий элемент ИЛИ 34 и третий элемент И 35.

На фнг. 1 и 2 обозначены также информационные выходы 36 и выход 37 сигнала неисправности устройства, первый 38 и второй 39 управляющие входы блока анализа данных.

Регистры 5 и 10 имеют К разрядов каждый. Коммутатор 2 имеет Ч выходов и несколько групп по М выходов, причем число групп выходов соответствует числу контролируемых накопителей 3.

Устройство работает следующим образом.

При включении устройства на его входы ll — 13 (фиг.2) начинают пОступать требования на запись и чтение данных, т.е. команды обращения.

Каждое требование поступает на регистр 1, предназначенный для хранения кода требования до момента его обслуживания устройством. При этом

К первых из входов 11 (разрядов адресной части) требования поступают в блоки 6 для анализа режима хранения записываемой или считываемой информации.

Если информация записывается в режиме контрольного хранения, то поступающий в компараторы 30 и 33 (фиг.3) каждого блока 6 адрес ячеек. не попадет в области памяти, задавае,мые граничными адресами, хранящимися в .регистрах 29 и 32 блоков 6.

С выходов блоков 6 (фиг.l) на первые управляющие входы коммутатора 2 и блока 4 поступает сигнал, обеспечивающий запись информации одновременно во все, например в три, накопители 3 (аналогично и для операции чтения, которая при этом реализуется с последующим анализом достоверности считанной информации в блоке 4).

Если плотность входного потока требований велика (что чревато быстрым заполнением накопителей 3 при преобладании операций записи и потерей части требований), то выделяют области памяти, одинаковые во всех накопителях 3, в которые информация записывается и потом считывается в режиме самостоятельного

1038968 хранения, В таком случае на входы регистра 5 подают наименьший адрес выделяемой области памяти. Подавая на вход дешифратора 9 код номера очередного блока б, записывают в регистры 29 и 32 выбранного блока б поступившие в регистры 5 и 10 граничные адреса. Таким образом, области контрольного хранения в накопителях 3 могут чередоваться с областями самостоятельного хранения, что особенно удобно при наличии н потоке требований, отличающихся различными приоритетами.

Если адрес, поступивший с входон 11 на входы блоков б в их ком- 15 параторы 30 и 33, попадает в область памяти, задаваемую граничными адресами, хранящимися в регистрах 29 и 32, то через элемент ИЛИ 8, на вторые управляющие входы блоков

2 и 4 поступает сигнал, который обеспечивает запись (считынание) информации только в один иэ накопителей 3 в соответствии. C его номером, поступившим с части С входов 11 йа регистр 1, При этом в блоке 4 не осуществляется анализ на достоверность считанной информации.

Коммутатор 2 выполняет коммутацию кода требования на один (в соответсТВНН с кодом его номера) или одновременно на нсе накопители 3 в зависимости от режима хранения, который определяет поступающие на управляющие входы коммутатора 2 сигналы.

Сигнал с первого управляющего входа обеспечивает прохождение сигналов с входов коммутатора 2 на все накопите" ли 3. Сигнал с второго управляющего входа коммутатора 2 осуществляет прохождение требования только на один 40 из накопителей 3 в соответствии с кодом его номера °

Блок 4 предназначен для анализа (сраннения) данных, полученных в режиме .контрольного хранения от 45 всех, например трех, накопителей 3, и выдачи требуемого кода процессору или другому абоненту. Режим контрольного хранения обеспечивается сигналом, поступившим на вход 38 блока 4, 5(При этом обеспечивается прохождение сигнала, поступившего на первый вход ,каждого из элементов И 14(-14

Ф (фиг.2) . Таким образом, н регистры

16, 17 или 18 заносится информация, считанная из соответствующего

55 регистру 16, 17 или 18 накопителя 3.

Причем регистр 19 дублирует регистр

16, а регистр 20 — регистр 17.

В компараторах 21 - 23 считанные из разных накопителей 3 данные сравни- 60 вают. При совпадении,д 1нных они поступают через элементы ИЛИ 27 на." входы Зб устройства. При несовпадении данных на выход 37 подается сигнал, который информирует абонента 65 о неисправностях н накопителях 3.

При поступлении сигнала на вход 39 блока 4 разрешается прохождение сиг нала через каждый элемент И 15 -15у.

При этом информационные сигналы поступают только на одну из групп элементов И 15,, 15 или 15 (режим самостоятельного хранения), и на входы элементов ИЛИ 27 поступают сигналы только из одной группы элементов И 15«15> или 153, причем контроль достоверности считанных данных не осущестнляется.

Регистры 5 и 10 предназначены для хранения граничных адресов областей самостоятельного хранения информации до момента занесения их в регистры

29 и 32 одного иэ блоков б. дешифратор 9 управляет записью граничных адресов в один из блоков б, соответствующий коду, поданному на входы дешифратора 9.

Блоки б предназначены для хранения граничных адресов, сравнения поступившего адреса с граничными и формирования управляющих сигналов режима хранения информации в накопителях 3 информации. Для этого при записи граничных адресов с выхода дешифратора 9, соответствующего выбранному блоку б, на управляющий вход блока 6 подают сигнал, обеспечивающий прохождение сигналов на входы регистров 29 и 32.

При поступлении входного адреса параллельно в компараторы 30 и 33 на их выходах формируются управляющие сигналы, соответствующие услониям попадания входного адреса в область граничных адресов, хранящихся в регистрах 29 и 32.

Таким образом, предлагаемое устройство обеспечивает динамическое распределение требований и режимов хранения, определяемое плотностью входного потока команд обращения, загруженностью накопителей 3 или приоритетом поступающей на хранение информации. Например, если плотность входного потока команд обращения ненелика, то каждое сообщение при наличии свободных областей памяти записывается во нсе. накопители 3 в режиме контрольного хранения. При этом повышается достоверность хранения информации. С увеличением плотности входного потока обращений или при отсутствии свободных областей памяти. в накопителях 3 выделяют область индивидуального хранения путем задания граничных адресов области, что исключает потери информаций;", Технико-зкономическое преимущество предлагаемого устройства заключается н его более высокой надежности по сравнению с прототипом.

1038968

1038968

1038968

Составитель Т.Зайцева

Редактор Н.Кешеля Техред T.Éàòo÷êà .Корректор С.Шекмар

Заказ 6235/56 Тираж 594 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r.Óæãîðîä, ул.Проектная, 4