Преобразователь двоичного кода в двоично-десятичный

Преобразователь двоичного кода в двоично-десятичный

Иллюстрации

Показать все

Реферат

 

1. ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержаьщй сдвиговый регистр, входы которого соединены с {|1-3)-мя старшими разрядами информационных входоз преобразователя, где п - число разрядов входного кода, двоичнодесятичвилй накапливающий сумматор, выходы которого являются йнФорма ционными выходами преобразователя, блок управления, вход пуска которого является входом пуска преобразр --: . вателя, а выход окончания преобразОтвания является выходом окончания ; преобразования преобразователя, :счетчик, вход сброса которого сое;динен с выходом Сброса и зане сения блока управления и с входами занесения сдвигового регистра и c6pot са двоичйо-десятичиого накапливающего сумматора, блок хранения эквиг валентов, управляющий вход которог о соединён с.выходом считываниялбло1с9 у яравления, выход сдвига и передачи которого соединен со счетным входом счетчика, выходы блока хранения эквивалентов соединены с информациЬй-.. НЕлми входами двоично-десятичного накапливаю1цего сумматора, .о т л И-г чающийся тем, что, с целью повышения быстродействия в него введен дешифратор нуля, входы которого соединены с первой группой выхо;дов сдвигового регистра, а выход дешифратора нуля соединен с-входом -окончания преобразования блока управления , выход сдвига и передачи ко-. ;торого соединен с входом сдвига сдвигового регистра и входом передачи двоично-десятичного накапливающего сумматора, установочные входы которого соединены с младшими разрядами информационных входов преобразователя , вторая группа выходов сдвигового регистра соединена с входами младших разрядов блока хранения эквивалентов , входы старших разрядов которого соединены с выходами счетчика , вход разрешения записи двоично-десятичного накапливающего сумi матора соединен с выходом разрешения записи блока управления, первый (Л второй и третий тактовые входы которого являются соответственно пвуьым, вторым и третьим тактовыми входами преобразователя. 2. Преобразователь по п.1, о тличающийся тем, что в нем двоично-десятичный накапливающий сумматор содержит комбинационный сумматрр ,- регистр, выходной регистр, .группу элеьлентов И, триггер, три эле мента ИЛИ и два элемента И, первые ;входы которых соединены с входом .сброса двоично-десятичного накапливающего сумматора, с синхровходом .триггера и первым входам первого .Элемента ИЛИ, второй вход .которого соединен с входом передачи двоичнодесятичного накапливающего суммато ,ра и первым входом элементов И груп-, пы, вторые входы которых соединены ic выходами регистра,управляющий вход которого является входом разрешения записи двоично-десятичного накапливающего сумматора,установочные входы которого соединены с вторыми входами элементов И и управляющим входом триггера, выход которого совместно , с выходами выходного регистра являются выходакш двоично-десятичного накгиг

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) .

А (51) G 06 " 5/02

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ll0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ H306PETEHI4R "":::::::":.::;::,:::-::,"::,"," :, ."

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3427337/18-24 (22) 26. 02. 82 (46) 15.09. 83 Бюл. Р 34 (72) Е.A. Каневский, B ..E. Кузнецов и И.Е.Шклярова (71) Институт социально-экономических проблем AH. СССР (53):681.325(088.8) (56) 1. Авторское свидетельство СССР

9 666538, кл. 6 06 Г 5/02, 1979.

2. Авторское свидетельство СССР

)) 744546, кл. Cj 06 Г 5/02, 1980 (прототип) . (54)(57) 1. ПРЕОБРАЗОВАТЕЛЬ ДВОИЧ.НОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержащий сдвиговый регистр, входы которого соединены с (h -3)-мя стар шими разрядами информационных входов преобразователя, где n — - число . разрядов входного кода, двоичнодесятичный накапливающий сумматор,. выходы которого являются информа: ционными выходами преобразователя, блок управления, вход пуска которо». го является входом пуска преобразо-.-:. вателя, а выход окончания преобраэО-. вания является- выходом окончания преобразования преобразователя, счетчик, . вход сброса которого сое динен с выходом сброса и зане-.. сения блока управления и с входами занесения сдвигового регистра и сбро-,. са двоичио-десятичного накапливаю-. щего сумматора, блок хранения экви-: валентов; управляющий вход которого соединен с.выходом считывания -блока управления, выход сдвига и передачи которого соединен со счетным входом счетчика, выходы б)юка хранения эквивалентов соединены с информацион-,, ным)(входами двоично-десятичного накапливающего сумматора,.о т л и-. чающий с я тем, что, с целью повышения быстродействия в него введен дешифратор нуля, входы которого соединены с первой группой выхо:дов сдвигового регистра, а выход дешифратора нуля соединен с-входом

-окончания преобразования блока управления, выход сдвига и передачи ко;торого соединен с входом сдвига сдвигового регистра и входом передачи двоично-десятичного накапливающего сумматора, установочные входы которого соединены с младшими разрядами информационных входов преобразователя, вторая группа выходов сдвигового регистра соединена с входами младших разрядов блока хранения эквивалентов, входы старших разрядов которого соединены с выходами счетчика, вход разрешения записи двоично-десятичного накапливающего сумматора соединен с выходом разрешения Я записи блока управления, первый второй и третий тактовые вхорЕл которого являются соответственно первым, вторым и третьим тактовыМи входами преобразователя.

2. Преобразователь по п.1, о т- Я л и ч а ю шийся тем, ч.то в нем двоично-десятичный накапливающий сумматор содержит комбинационный сум матор,. регистр, выходной регистр, группу элементов И, триггер, три эле мента ИЛИ и два элемента И, первые, входы которых соединены с входом сброса двоично-десятичного накапливающего сумматора, с синхровходом .триггера и первым входом первого элемента ИЛИ, второй вход .которого соединен с входом передачи двоичнодесятичного накапливающего суммато,ра и первым входом элементов И груп-, пы, вторые входы которых соединены с выходами регистра, управляющий вход которого является входом разрешения записи двоично-десятичного накапливающего сумматора, установочные входы которого соединенй с вторыми входами элементов И и управляющим входом триггера, выход которого совместно с выходами выходного регистра являются выходаМи двоично-десятичного накаг

1042010 ливающего сумматора, информационные входы которого соединены с первыми входами комбинационного сумматора, выходы которого соединены с информационными входами регистра, а вторые входы комбинационного сумматора соединены с выходами выходного регистра, входы старших разрядов которого соединены с выходами элементов

И группы, кроме первого и второго элементов И группы, выходы которых соединены соответственно с первыми входами второго и третьего элементов ИЛИ, вторые входы которых соединены соотвественно с выходами первого и второго элементов И, выходы второго и третьего элементов ИЛИ соединены соответственно с входами.пер- вого и второго разрядов выходного . регистра, вход разрешения записи ко- торого соединен с выходом первого элемента ИЛИ.

3. Преобразователь по п.нп.1 и 2, отличающийся тем, что в нем блок управления содержит четыре триггера, четыре элемента И, элемент ИЛИ и элемент задержки, вход. которого соединен C вйходдм первого элемента И, который. является выходом окончания преобразования блока управления и соединен с R -входами первого и второго триггеров, выходы которых соединены соот1

Изобретение относится к области ,автоматики и цифровой вычислительной техники и может быть использовано в устройствах, работающих в кодах с различными системами счисления. 5.

Известен преобразователь кодов, содержащий формирователь признаков поразрядных цифр, параллельные двоично-десятичные декадные сумматоры, регистр промежуточных сумм, генератор тактовых импульсов, распределитель, формирователь сигналов записи и выходной регистр f1).

Недостаток известного устройства состоит в малом быстродействии.

Наиболее близким к предлагаемому . по технической сущности и схемному построению является преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр, двоично-десятичный накапливающий 20 сумматор, блок управления, счетчик и блок хранения эквивалентов 2) .

Недостаток известного преобразователя состоит в относительно низком быстродействии при преобразовании 25 кодов переменной длины, что связано с обработкой максимального числа разветственно с первыми входами второго и третьего элементов И, выходы которых соответственно являются выходом сдвига и передачи и выходом разрешения записи блока управления, выход второго элемента И соединен с первым входом элемента ИЛИ, выход которого является выходом считывания блока управления, вход пуска которо го соединен с S-входом третьего триггера, R-,âõîä которого соединен с выходом третьего элемента И и S-входом первого триггера, второй вход элемен-. та .ИЛИ соединен с выходом четвертого элемента И, выход которого явля ется выходом сброса и занесения блока управления и соединен с S-входами второго и четвертого триггеров, первые входы первого, второго и четвертого элементов Й являются соответственно первым, вторым и третьим тактовыми входами блока управления, вторые входы первого, второго и четвертого элементов И соединены соответственно с выходом четвертого триг. гера, третьим тактовым входом блока управления и выходом третьего триггера, выход элемента задержки соединен с R-входом четвертого триггера, третий вход первого элемента И является входом окончания преобразования блока управления.

2 рядов входного кода (в том числе и незначащих).

Цель изобретения - повыаение быстродействия.

Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-. десятичный, содержащий сдвиговый регистр, входы которого соединены с (й -3)-мя старшими разрядами информационных входов преобразователя, где tl — число разря дов входного кода, двоично-десятичный накапливающий сумматор, выходы которого являются информационными ,выходами преобразователя, блок управ ления, вход пуска которого является входом пуска преобразователя, а выход окончания преобразования является -выходом окончания преобразования преобразователя, счетчик, вход сброса которого соединен с выходом сброса и занесения блока управления и с входами занесения сдвигового регистра н сброса двоично-десятичного накапливающего сумматора, блок хранения эквивалентов, управляющий вход которого соединен с выходом считывания блока управления, выход сдвига

1 4?010 и передачи которого соединен со счетным входом счетчика, вйходы блока хранения эквивалентов соединены с информационными входами двоично-десятичного накапливающего сумматора, дополнительно введен дешифратор нуля, входы которого соединены с первой группой выходов сдвигового регистра, а выход дешифратора нуля соединен с.входом окончания преобразования блока управления, выход сдвиГа и передачи которого соединен с вхо=.

10 дом сдвига сдвигового регистра и входом передачи двоично-десятичного .. накапливающего сумматора, установочные входы которого соединены с младшими разрядами информационных входов рых аоединены соответственно с первыми входами второго и третьего эллен; тов ИЛИ, вторые входы которых сое.динены соответственно с выходами -иер-65 преобразователя, вторая группа внхо; дов сдвигового регистра соединена с входами младших разрядов блока хранения эквивалентов, входы старших разрядов. которого соединены с выходами счетчика, вход разрешения эа.= писи двоично-десятичного накапливающего сумматора соединен с выходом разрешения. записи блока управления, первый, второй и третий тактовые- ixo- 25 ды которого являются соответственно. первым, вторьвв и третьим тактовыми входами преобразователя.

В преобразователе двоично-десятичный накапливающий сумматор со, 30 держит комбинационный сумматор, ре гистр, выходной регистр, группу,эж ментов И, триггер, три элемента ИЛИ и два элемента И, первые входы которых соединены с входом сброса двоично-десятичного накапливающего суМ« матора, с синхровходом триггера.-и первым входом первого элемента ИЛИ, второй вход которого соединен с входом передачи двоично-десятичного 40 накапливающего сумматора и первым входом элементов И;группы, вторые вха-, ды которых соединены с выходами регистра, управляющий вход которого. является входом разрешения записи двоично-десятичного накапливающего 45 сумматора, установочные входы ко.торого соединены с вторыми входами элементов И и управляющим входом-триггера, выход которого совместно .с выхоцами выходного регистра явля- 50 ются вйходами дзоично-десятичного -: накапливающего сумматора, ийформз -.,;-.. ционные. входы которого соединены с первыми входами комбинационного, сумматора, выходы которого соединены с 55 информационными входами регистра, а вторые входы комбинационного сумма» тора соединены с выходами выходного регистра, входы старших разрядов кО-, торого соедииейы с выходами элементов И группы, кроме первого и вто рого элементов И группы, выходм котовбго и второго элементов И, выходы второго и третьего. элементов ИЛИ соединены соответственно с входами первого и второго разрядов выходного регистра, вход разрешения записи которого соединен с выходом первого элемента ИЛИ.

Блок управления содержит четыре триггера, четыре элемента И, элемент

ИЛИ и элЕмент задержки, вход которого соединен с выходом первого элемента И, который является выходом окончания преобразования блока управления и соединен с R-входами первого и второго триггеров, выходы которых соединены соответственно с первыми входами второго и третьего элементов И, выходы которых соответственно являются выходом сдвига и передачи и выходом разрешения записи блока управления, выход второго элемента И соединен с первым входом элемента ИЛИ, выход которого является выходом считывания блока управления, вход пуска которого соединен с

S-входом третьего триггера, R-вход которого соединен с выходом третьего элемента И и S-входом первого триггера, второй вход элемента ИЛИ. соединен с выходом четвертого элемента И, выход которого является выходом сброса и занесения блока управ. ления и соединен с S-входами второго и четвертого триггеров, первые входы первого, второго и четвертого элементов И являются соответственно первым, вторым и третьим тактовыми входами блока управления, вторые входы первого, второго и четвертого ,! элементов И соединены соответственно с выходом четвертого триггера, третьим тактовым входом блока управления и выходом третьего триггера, выход элемента задержки соединен с R-входом четвертого триггера, третий вход первого элемента И является входом окончания преобразования блока управления.

На фиг.1 представлена блок-схе«« ма преобразователя, на фиг.2 - структурная схема двоично-десятичного накапливающего сумматора, на фиг.3)структурная схема блока управления.

B состав преобразователя (фиг.1) .входят сдвиговый регистр 1 íà tt--3 двоичных разряда, двоично-десятич-. ный накапливающий сумматор 2, счетчик 3, блок 4 управления, дешифратор нуля 5 и блок 6 хранения эквивалентов, Входы блока 4 управления сое-, динены с входом 7 пуска и выходом дешифратора нуля 5, а его выходис выходом 8 конца преобразования, входами сдвигового регистра 1, двоично-десятичного накапливающего сумматора 2 и счетчика 3, а также с управляющим входом блока хранения эквивалентов, Входы старших разрядов

1042010 адреса последнего соединены с выхо- дами к младших разрядов сдвигового регистра 1, а выходы всех П -3 раз рядов которого соединены входами с дешифратора 5, а входы — с и-3 старшими кодовыми входами преобразователя, причем три младших кодовых входа последнего подсоединены непосредственно к установочным входам трех младших разрядов двоично.десятичного накапливающего суммато- 10 ра 2. При этом И -3 ставших..и три младших кодовых входа образуют р-раз.— рядные кодовые входы 9 нреобразователя, а выходы сумматора 2 - выходы .10 преобразователя. 15

Сдвиговый регистр 1 осуществляет сдвиг на разрядов за один такт, для чего, например, при k =3 вы-, ход 1 +1 разряда соединен с входом

1-го разряда, выход f< +2 разряда — с входом 2-ro, выход к +3 разряда— с входом З-го, выход k +4 разрядас входом k +1 и т.д. Счетчик 3 дол-жен обеспечивать двоичный счет до величины -1,где Г - больше или рав-, .ц но (ti -3) jg (величина целая}, так что объем блока 6 хранения эквивалентов составляет . 2 слов юв соответствующей разрядности.

В состав двоично-десятичного накапливающего сумматора (фиг.2) вхо-З0 дят последовательно соединенные комбинационный сумматор 11, выходной регистр 12, .группа 13 элементов И и . выходной регистр 14, а также элементы, 15, 16 И, 17-19. ИЛИ и триггер 20. 35

Последний является D-.òðèããåðîì, пусть для определенности регистры 12, 14 также используют триггеры этого ти- па. Входы 21-23 являются установочными для занесения 1-го, 2-го и 40

3-ro младших разрядов соответственно и подсоединены к D-входу триггера 20 и первым входам элементов

16 и 15 И, причем их вторые входы, первый вход элемента 19 ИЛИ и синхро-45 вход триггера 20 подсоединены к входу 24 сброса. Вход 25 передачи соединен с входами группы 13 элементов И и вторым входом элемента 19 ИЛИ1

Если максимальное десятичное число после преобразования должно выра- 50 жаться,е двоичными разрядами, то разрядность сумматора 11, регистров 12, 14 и группы 13 элементов И есть п1 -1, причем выходы регистра 14 и триггера 20 образуют выходы 10 преобразователя, а вторые входы двоично-десятичного комбинационного сумматора 2 являются входами 26 двоично-десятичного накапливающего сумматора 2. При этом выходы двух 60 младших разрядов группы 13 элементов И подсоединены к первым входам элементов 17, 18 ИЛИ,соответственно, вторые входы которых подсоединены к выходам элементов 15, 16 И, а их выходы - к входам двух младших разрядов регистра 14., вход занесения которого соединен с выходом элемента 19 ИЛИ (этот вход занеае" ння соответствует синхровходу триггеров) . Вход 27 разрешения записи сложения подсоединен к входу занесения регистра 12.

Блок управления (фиг.3) састоит из триггеров 28-31 и элементов

32-35 И,. элемент. 36 задержки, элемент .37 ИЛИ. Выходы 38-41 являются соответственно выходом сброса и занесения,выходом разрешения записи, выходом считывания, выходом сдвига и передачи. Вход 42 оконча-. ния,преобразования соединен с входом элемента И 35. Входы 43-45 являются первым, вторым и.третьим тактовыми .входами блока управления.

Рассмотрим подробнее работу предлагаемого преобразователя, например, при m = -16, и -= -14 и k = 3 (максимальное преобразованное десятич« ное число есть: 9999) . После того, как на входах 9 выставлен преобразуемый код, на вход 7 поступит сигнал "Началом преобразования", по ко-. торому триггер 28 .установится в "1".

Первый тактовый импульс 71, поступивший на вход 45, откроет элемент

32 И, так что образующийся на Выхо-, де последнего импульс по выходу 38 установит в ".0" счетчик 3 (своим передним фронтом), обеспечит занесеwe в сдвиговый регистр 1 содержимого одиннадцати старших разрядов преобразуемого кода (разряды 4-14)) и поступит на вход 24 сброса двоичнодесятичного накапливающего суммато à 2.

В результате на выходе элемента 19 ИЛИ (см. фиг.2) образуется импульс, который поступает на вход регистра 14 и разрешает занесение в него кода. Так.как группа 13 элементов И закрыта, то в 12 старших разрядов регистра 14 занесется "0", а три младшие разряда преобразуемого кода занесутся соответственно: третий разряд кода цо цепи, вход 23элемент 15 И -. элемент 17 ЙЛИ— второй разряд регистра 14, второй разряд кода по цепи вход 22 - эле.мент 16 И - элемент 18 ИЛИ - пер-.вый (младший) разряд регистра 14, первый разряд кода по цепи, вход 21:триггер 20.

Кроме того, импульс с.выхода элемента 32 И (см.фиг.З) устанавливает в "1" триггеры 29, 31 и через элемент 37 ИЛИ и выход 10 csîêì задним фронтом обеспечивает считывания из блока хранения 6 эквивалентов, на выходе которого выбранный код фиксируется до следующего тактового импульса Т1 (смъ фиг.1) . Так как к этому моменту времени содержимое

1042010 счетчика 3 равно О,. а в трех младших разрядах сдвигового регистра 1 содер-. жится часть преобразуемого кода-(четвертый - шестой разряды), то на выходе блока б выбран код, хранящийся в нем по адресу„ представляющему 5 собой содержимое этих трех разрядов регистра 1. Этот код является двоично-десятичным эквивалентом трех разрядов преобразуемого кода..

Первый тактовый импульс Т2 по вй- 10 ходу 44 откроет элемент 33 И (см.. фиг.3), так что образующийся на выходе последнего импульс установит в "0" триггер 28 и в "1" триггер 30,. .а также .через выход 39 и вход 27: поступит на вход регистра 12 (см. фиг.2) . Так как на входы комбинационного сумматора 11 с момента окончания тактового импульса Т1 поступают код второго и третьего младших. разрядов. преобразуемого кода из регистра 14 и код эквивалента из блока 6, то.по окончании тактового."им-, пульса Т2 в регистре 12 окажется-.ихдвоично-десятичная сумма.

Самый младший разряд преобразуемого кода (первый) хранится в триггере 20 и в процессе преобразования не изменяется.

При поступлении иа вход 45 второ 30 го тактового импульса Т1 открываетая элемент 34 И, так что образующийся íà его выходе 41 импульс обес печит сдвиг на три разряда вправо (ця переднему фронту},.в. слвиговом Ре- 35 гистре 1,занесет "1" в счетчик 3 по своему переднему фронту)) и поступит на вход 25 двоично-десятичного накап- ливающего сумматора 2. В результате на выходе элемента 19 ИЛИ образует» 40 ся импульс, который разрешит занесение кода в регистр 14. Так как группа 13 элементов И открыта, то содержимое регистра 12 передастся в регистр 14, причем оба мпадших разряда передаются по элементам 17, 18 . 45

ИЛИ соответственно. Кроме того, щапульс с выхода элемента 34 И через элемент 37 ИЛИ своим задним фронтом. обеспечивает считывание из блока 6 хранения эквивалентов. Так как к, 50 этому моменту времени содержимое счетчика 3 равно 1, а в трех младших разрядах сдвигового регистра 1 содержится седьмой — девятый разРяды преобразуемого кода, то на выходе блока б хранения эквивалентов выбран код, хранящийся по адресу,.. представляющему собой сумму двух ico,дов, один из которых есть "1000", а

,второй — содержимое трех младших pasрядов регистра 1:

При поступлении на вход 44 второго тактового импульса Т2 блок 4 управления и двоично-десятичный накап:ливающий сумматор 2 работают так же, как указано.

При поступлении на вход 45 следующего тактового импульса Т1 блоки и узлы преобразователя работают аналогично предыцущему, причем в этом случае на выход блока б хранения эквивалентов выбран код, хранящийся по адресу, представляющему сумму кода "10000" и содержимого трех младших разрядов сдвигового регистра 1, т.е. десятого — двенадцатого разряда преобразуемого кода.

По следующему тактовому импульсу Ti адрес для блока б представляет сумму кода "11000" и нового содержимого трех младших разрядов регистра 1 и т.д.

Так продолжается до тех пор, йока после очередного сдвига регистр 1 не окажется в нулевом состоянии.Тогда сработает дешифратор 5 и сигнал с его выхода поступит на вход 42.блока управления. При поступлении на вход 43 тактового импульса Т1 элемент И 35 сработает, импульс с его выхода установит в "О" триггеры 29, 30 и через элемент 36 задержки установит в "0" триггер 31.. В результате на выходе элемента 35 И формируется сигнал "Конец преобразования", который поступает на выход 3. Его длительность определяется величиной задержки элемента 36 (но не более периода тактового импульса Ti) .

Таким образом, предлагаемое устройство осуществляет преобразование двоичного кода в двоично-десятичный за 2р тактов, где р - целая величина большая илн равная (}} -3)/k при» чем }} — в данном случае — это разрядность данного преобразуемого кода. Если известному преобразователю требуется 2 6 тактов, где 8 есть целая величина; большая или равная(Над„-1Ц1, причем }}

All. 1 4.з

ВНИИПИ Эакаэ 7129/49 Тираж 706 Подписное

ЮВ 4

Филиал ППП "Патент", г. ужгород, ул. Проектная, 4