Микропрограммное устройство управления

Микропрограммное устройство управления

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(5)) 0 06 F 9/22; G 06 F 11/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA. . .-А»

/„" . : з

ОПИСАНИЕ ИЗОБРЕТЕНИ » ",:, ;,"-

Н ABT0PCH0MV СВИДЕТЕЛЬСТВУ (21 ) 3459916/18-24 (22) 29.06.82 (46) 23.09.83. Бюл. Р 35 (72) М.П.Ткачев, Г.Н.Тимонькин, И.Г.Донченко, В.С.Харченко ,и С.Н.Ткаченко (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР

9 437072, кл. G 06 9/22, 1972.

2..Авторское свидетельство СССР

Р 451080, кл. . 06 9/22, 1974, 3. Авторское свидетельство СССР

М 830383, кл. . 06 F 9/22, 1979.

4. Авторское свидетельство СССР по заявке 9 3007074, кл. G 06 9/22, 21.11.80.

5. Авторское свидетельство СССР по заявке Р 3334996, кл. 0 06 F 9/22, 02.09.81.

6. Авторское. свидетельство СССР

У 646333, кл. (06 9/22, 1976 (прототип). (54 )(57) 1. МИКРОПРОГPAMNHOE УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти, первый и второй регистры, первый и, второй триггеры, первый и второй элементы И и группу элементов ИЛИ, причем группа адресных выходов первого и второго блоков памяти соединена с первой группой информационных входов соответственно первого и второго регистров, группа операционных выходов первого и второго блоков памяти соединены соответственно с первым и вторым входами соответствующего элемента ИЛИ группы, выходы элементов

ИЛИ группы являются группой выходов устройства, группа выходов первого коммутатора соединена с второй группой информационных входов второго регистра,первая группа выходов которого соединена с второй группой информационных входов нторого коммутатора, группа выходов которого соединена с второй группой информационных входов перво„.SU„„1043652 А го регистра, первая группа выходов котсрого соединена с второй группой информационных входов первого коммутатора, первый и второй тактоные входы устройства соединены с тактовыми нходами первого и второго коммутаторов соответственно и с первыми входами соответственно первого и второго элементов И, выходы которых соединены с управляющими входами считывания первого и второгО блоков 1 памяти соответственно, единичные ныходы первого и второго триггеров соединены с вторыми входами соответственно первого и второго элементов

И, нулевые выходы первого и второго триггеров соединены с управляющимй Я входами соответственно второго и первого коммутаторов, первая и вторая группы адресных входов устройства соединены с третьими группами .информационных входов соответственно первого и второго регистров, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, в > ен него введены четыре триггера, два элемента И и два блока элементов

И-ИЛИ, причем выходы задержки импуль- сов считывания первого и второго блоков памяти соединены с нулевыми Ci+ входами соответственно третьего и ф ) четвертого триггеров, единичные нхо- а; ды которых соединены с выходами неисправности соответственно первого фф и второго блоков памяти, выходы исправности второго и первого блоков памяти соединены с единичными входами соответственно первого и второго триггеров, нулевые входы которых соединены с выхода и; третьего и чет- веотого элементов И соответственно, выходы неисправности первого и второго блокон памяти соединены с первыми входами третьего и четвертого элементов И соответственно, вторые входы которых соединены с единичными выходами третьего и четвертого

104 3652 триггеров соответственно, нулевые выходы которых соединены с третьими входами. соответственно второго и первого элементов И и с прямым и инверсным входами первой и второй групп входов соответственно первого и второго блоков элементов И-ИЛИ, выходы которых соединены с группой адресных входов соответственно первого и второго блоков памяти, первая группа выходов первого и второго.регистров соединена с вторыми входами первой группы входов соответ. ственно второго и первого блоков элементов И-ИЛИ, вторая группа выходов первого и второго регистров соединена с вторыми вхрдами второй группы входов соответственно второго и первого блоков элементов И-ИЛИ, нулевые выходы первого и второго триггеров соединены со счетными входами соответственно пятого и шестого триггеров, нулевые выходы которых соединены соответственно с первым,и вторым тактовыми входами устройства, нулевые выходы пятого и шестого . триггеров соединены с. четвертыми входами соответственно второго и первого элементов И.

Ю

Изобретение относится к вычислительной технике и может быть использовано в устройствах управления ЭВМ с повышенной надежностью.

Известны микропрограммные устройства управления, содержащие два блока памяти, два регистра адреса, два коммутатора, два триггера, два элемента. И и группу элементов ИЛИ 1 ) и (2 .

Недостатком данных устройств является низкая устойчивость к отказам, вызванная отсутствием возможности автоматического восстановления работоспособности при отказе какого-либо элемента устройства.

Известно также перестраивамое микропрограммное устройство управления, содержащее два блока памяти, два регистра адреса, два коммутатора, два триггера, два элемента И и . группу элементов ИЛИ (3 ).

Недостатком такого устройства является низкая устойчивость к отказам, обусловленная невозможностью автоматического восстановления работоспособности устройства при наличии отказа хотя бы в одной микрокоманде первогр и хотя бы в одной микрокоманде второго блока памяти.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок памяти содержит накопитель, сумматор по модулю два, элемент задержки, первую и вторую группы элементов И, первый и второй элементы И,причем управляющий вход читывания блока соединен с входом считывания накопи-.. теля и через элемент задержки с входом первого элемента И, первым входом второго элемента И и выходом считывания блока, адресные входы блока памяти соединены с адресными входами накопителя, операционные и адресные выходы которого соединены с первой и второй группами информа-. ционных входов сумматора по модулю два и первыми входами элементов И первой и второй групп соответственно,. выход контрольного разряда накопителя соединен с входом сумматора по модулю два, выход которого соединен с инверсным входом первого и вторым входом второго элемента И, выход первого элемента И является выходом неисправности блока, выход второго элемента И соединен с вторыми входами элементов И первой и второй групп и является выходом исправности блока памяти. з

Такими же причинами объясняется наличие подобного недостатка и в микропрограммном устройстве управления, содержащем два блока памяти, два регистра адреса, два коммутатора, три триггера, две группы элемейтов И-ИЛИ, два коммутатора, два дополнительных регистра, три элемента задержки, группу элементов

ИЛИ, пять элементов ИЛИ и шестнадцать элементов И, !

Известно также микропрограммное устройство управления, содержащее четыре блока памяти, четыре регистра, четыре триггера, два коммутатора, группу элементов И-ИЛИ, группу элементов ИЛИ, десять элементов И и шесть элементов ИЛИ (4 ).

Недостатком этого устройства является низкая устойчивость к отказам, обусловленная невозможностью автоматического восстановления работоспособности устройства при наличии отказа в одноименных микрокомандах основного и противоположного блока памяти, а также относительно высокой сложностю контрольно-переключающего оборудования устройства.

Известно также микропрограммное устройство управления, содержащее

3 404 365 два блока памяти, два регистра адреса, два коммутатора, дешифратор, две группы элементов ЙЛИ, шесть элементов И, две группы элементов

И и три элемента ИЛИ $5), Недостаток данного устройства - . 5 низкая устойчивость к отказам. Это вызвано тем, что, хотя s устройстве и обеспечивается устойчивость к отказам регистров адреса к микрокомаид, однако для потери работоспо- f0 собности устройства достаточно наличия хотя бы одной отказавшей микрокоманды в первом и втором блоках памяти одновременно. Другой причиной снижения устойчивости устройства 15 к отказам является сравнительно высокая сложность контрольно-переключающего оборудования устройства.

Наиболее близким к изобретению по техническрй сущности и достигаемому эффекту является перестраиваемое микропрограммное устройство управ-. ления, которое содержит два блока памяти, два регистра адреса, два триггера, два элемента .И и группу элементов ИЛИ, причем группа адрес-. ных выходов первого и второго блока памяти соединена с первой группой . информационных входов соответствен-. но первого и второго регистров, одноименные выходы группы информационных выходов первого и второго блоков памяти соединены соответственно с первыми и вторыми входами блока элементов ИЛИ, группа выходов которого является выходом устройства, группа 35 выходов первого коммутатора соеди иена с второй группой информационных входов второго регистра, первая группа выходов которого через второй коммутатор соединена с второй груп- 4Q пой информационных входов первого регистра, первая группа выходов которого соединена с группой информацион-. .ных входов первого коммутатора, первый и второй входы устройства соединены .с первыми входами первого и, второго коммутатора соответственно, а также с первыми входами соответ-.. ственно первого и второго элементов

И> выходы которых соединены с входами считывания первого и второгоблоков памяти, единичные выходы первого и второго триггеров соединенй с вторыми входами соответственно первого и второго элементов И, нулевые выходы первого и второго триггеров соединены с вторыми входами соответственно второго и первого коммутаторов (б j.

Недостатком известного устройства 60 является низкая устойчивость к отказам, вызванная тем, что при отказе какой-либо микрокоманды в одном блоке памяти устройство не может процолжить выполнение микропрограммы, а должно прекратить ее реализацию и перейти к другой микропрограмме, которая записана полностью в противоположном блоке памяти и задает усеченный алгоритм выполнения операции ° Неисправный блок памяти при этом отключается. Если же отказ микрокоманды происходит и в другом блоке памяти, он также. отключается, и устройство вообще прекращает функ-. ционирование.. В системах, не допус".: кающих их восстановление в. процессе функционирования, такая ситуация приводит к невыполнению поставленной задачи и отказу всей системы.

В то же время, в устройстве может быть обеспечена возможность продолжения .функционирования, причем даже не по усеченному алгоритму дающему

У менее точные результаты, а по основному алгоритму, без перезапуска выполнения микропрограммы. Эта возможность может быть реализована путем использования в устройстве идентичных блоков памяти, в каждом из которых каждая микрокоманда записана дважды: по прямому и по обратному (инверсному ) адресам, а также путем обеспечения восстановления работоспособности устройства при отказе какой-либо микрокоманды путем считывания ее по обратному адресу в своем блоке памяти или по прямому или обратному адресу в противоположном блоке памяти.

Цель изобретения — повышение,надежности устройства.

Поставленная цель достигается тем, что в микропрограммное .устройство управления, содержащее первый и второй блоки памяти, первый н второй регистры адреса, два первый и второй триггеры, первый и второй элементы И н группу элементов ИЛИ, причем группа адресных выходов первого и второго блоков памяти соединена с первой группой информационных входов соответственно первого и второго регистров, группа операционных выходов первого и второго блоков памяти соединены соответственно с первым и вторым входами соответствующего элемента ИЛИ группы, выходы элементов ИЛИ группы являются группой выходов устройства, группа выходов первого коммутатора соединена с второй группой информационных входов второго регистра, первая группа выходов которого соединена с группой информационных входов второго коммутатора, группа выходов которого соединена с, второй группой информационных входов первого регистра,.первая группа выходов которого соединена с второй группой информационных входов первого коммутатора, первый и второй тактовые входы устройства соедине1043á52

55 иы с тактовыми входами .первого и второго коммутаторов соответственно

;и с первыми входами соответственно первого и второго элементов И, выходы которых соединены с управляющими входами считывания первого и второго. блоков памяти соответственно, единичные выходы первого и второго триггеров соединены с вторыми входами соответственно первого и второго элементов И, нулевые выходы первого и второго триггеров соединены с управляющими входами соответственно второго и первого комммута- . торов, первая и вторая группы адресных входов устройства соединены 15 с третьими группами информационных .входов соответственно первого и второго регистров, введены четыре триггера, два элемента И и два блока элементов И-ИЛИ, причем выходы задержки импульсов считывания первого и второго блоков памяти соединены с нулевыми входами соответственно третьего и четвертого триггеров, единичные входы которых соединены с выходами неисправности соответственно первого и второго блбков памяти, выходы неисправности второго и первого блоков памяти соединены с единичными входами соответственно первого и второго триггеров, нулевые входы которых соединены с выходами третьего и четвертого эле. ментов И соответственно, выходы неисправности первого и второго блоков памяти соединены с первыми входами третьего и четвертого элементов И соответственно, вторые входы которых соединены с единичными выходами третьего и четвертого триггеров соответственно, нулевые выходы которых 40 соединены с третьими входами соответственно второго и первого элементов И и с прямым и инверсным входами первой и второй групп входов соответственно первого и второго блоков45 элементов И-ИЛИ„ выходы которых соединены с группой адресных входов соответственно первого и второго блоков памяти, первая группа выходов первого и второго регистров соединена с вторыми входами первой группы входов соответственно второго и первого блоков элементов И-ИЛИ, вторая группа выходов первого и второго регистров соединена с вторыми входами второй группы входов соответственно второго и первого блоков элементов И-ИЛИ, нулевые выходы первого и второго триггеров соединены со счетными входами соответственно пятого и шестого триггеров, нулевые 60 выходы которых соединены соответственно с первым и вторым тактовыми входами устройства, нулевые выходы пятого,и шестого триггеров соединены с четвертыми входами соответ- у ственно второго и первого элементоь

И.

Кроме того, блок памяти содержит накопитель, сумматор по модулю два, элемент задержки, первую и вторую группы элементов И, первый и второй элементы И, причем управляющий вход считывания .блока соединен с входом считывания накопителя и через элемент задержки с входом первого элемента И, первым входом второго элемента И и выходом считывания блока, адресные входы блока памяти соединены с адресными входами накопителя, операционные и адресные выходы которого соединены с первой и второй группами информационных входов сумматора по модулю два, и первыми входами элементов И первой и второй групп соответственно, выход контрольного разряда накопителя соединен с входом сумматора по модулю дйа, выход которого соединен с инверсным входом первого и вторым входом второго элемента И, выход первого элемента И является выходом неисправности блока, выход второго элемента И соединен с вторыми входами элементов И первой и второй групп и является выходом исправности блока памяти.

Сущность изобретения состоит в повышении устойчивости устройства к отказам микрокоманд за счет использования идентичных блоков памяти, в каждом из которых каждая микрокоманда записана дважды — по прямому и обратному (инверсному) коду адреса, и обеспечения восстановлеI

1 ния работоспособности устройства при отказе основной микрокоманды, записанной по прямому..адресу, путем считывания ее по обратному адресу из того же блока памяти; при отказе микрокоманды, считанной по обратному адресу, — путем реконфигурации устройства и считывания этой микрокоманды из противоположного блока памяти по прямому адресу; в случае отказа и этой микрокоманды — путем считывания ее по обратному адресу из противоположного блока памяти.

Это позволяет существенно расширить множество неисправностей, при которых устройство сохраняет работоспособность. При этом не требуется осуществлять перезапуск микропрограммы и использовать усеченный алгоритм выполнения операции, который обеспечивает менее точные результаты операции.

Такой метод почти не требует дополнительного оборудования по сравнению с известным устройством при построении блоков памяти на стандартных больших интегральных схемах, в которых количество хранимых слов в отдельных случаях в два

1043652 и более раза больше, чем необходимо для размещения микропрограюы.

Введение третьего (четвертого ) триггера и обусловленных им связей предназначено для фиксации состояния основной микрокоманды, считан5 ной из первого (второго ) блока па,мяти

Ведение пятого (шестого ) триггера и обусловленных им связей 10 предназначено для фиксации отказа микрокоманды по прямому и обратному адресу в первом (втором ) блоке памяти.

Введение первого (второго) блока 15 элементов И-ИЛИ и обусловленных им связей предназначено для управления передачей прямого либо обратного кода адреса микрокоманды с выходов второго (первого ) регистра на группу адресных входов первбго (второго) блока памяти, Введение третьего (четвертого ) элемента И и обусловленных им связей предназначено для управления 25 подачей сигнала установки первого (второго)триггера в нулевое состояние в случае неисправности микрокоманды по обратному адресу в своем блоке памяти.

Соединение первого (второго) входа устройства с нулевым входом пятого (шестого ) триггера предназначено для установки триггера в нулевое состояние по приходу тактовых сигналов. 35

Соединение выхода исправности первого (второго )..блока памяти с единичным входом второго (первого ) триггера предназначено для подачи сигнала установки триггера в единич- 40 ное состояние. при считывании исправ-ной, т.е. неискаженной микрокоман-. ды первого (второго)блока памяти.

Соединение нулевого выхода третьего (четвертого ) триггера с вторым 45 (первым) элементом И предназначено для управления считыванием микрокоманд из второго (первого ) блока памяти.

Введение перечисленных элементов и связей позволяет обеспечить считывание микрокоманды по обратному

I адресу при отказе основной микрокоман« ды по прямому адресу, а также осуществить реконфигурацию устройства для считывания отказавшей микрокоманды иэ противоположного блока памяти,где она может быть считана также как по прямому,таки обратному адресу, что позволяет предотвратить выдачу ошибочных микрокоманд на вы- 60 ход устройства и осуществлять выполнение операций по полному алгоритму. За счет этого повышается устойчивость устройства к отказам микрокоманд. ° 65

На фиГ. 1 представлена функциональная схема предлагаемого микропрограммного устройства управления на фиг. 2 - функциональная схема блока памяти; на фиг. 3 « «ôóíêöèîнальная схема коюеюутатора.

Устройство (фиг. 1) содержит шестой триггер 1, первый 2 и второй

3 коммутаторы, пятый триггер 4, второй 5 и первый 6 регистры, первый элемент И 7, первый 8 и второй 9 блоки элементов И-ИЛИ, второй эле мент И 10, первый 11 и второй 12 блоки памяти, первый 13 и второй

14 триггеры, третий 15 и четвертый

16 элементы И, третий 17 и четвертый 18 триггеры и группу элементов

ИЛИ 19 единичные выходы 20 и 21 соответственно третьего и четвертого триггеров, нулевые входы 22 и 23 соответственно первого и второго триггеров, первый 24 и второй 25 тактовые входы устройства, нулевой выход 26 шестого триггера 1, вторую l группу 27 адресных входов устройства, группы выходов первого 28 и второго 29 коммутаторов, первую группу

30 адресных входов устройства, нулевой выход 31 пятого триггера .4, вторуго группу 32 выходов регистра, первую группу 33 выходов второго регистра, первую группу 34 выходов первого регистра, вторую группу 35 выходов первого регистра, управляющий вход 36 считывания первого блока 11 памяти, группы 37 и 38 адресных входов первого и второго блоков памяти, считывающий вход 39 блока памяти

I выход 40 задержки импульса считывания первого блока 11 памяти, выход 41 неисправности первого блока памяти, выход 42 исправности первого блока памяти, группу 43 операционных выходов первого блока 11 . памяти, группы 44 и 45 адресных выходов первого 11 и второго 12 блоков памяти соответственно, группу

46 операционных выходов второго блока 12 памяти, выход 47 исправнос ти второго блока 12 памяти, выход

48 неисправности второго блока 12 памяти, выход 49 задержки импульса считывания второго блока 12 памяти,, нулевые выходы 50 и 51 третьего и четвертого триггеров соответственно, единичный 52 и нулевой 53 выходы первого триггера, группу 54 выхо- . дов устройства и единичный 55 и нулевой 56 выходы вТорого триггера.

Блок памяти (фиг. 2) содержит накопитель 57, элемент 58 задержки, сумматор 59 по модулю два, элементы И 60 и 61, первую и вторую группы

62 и 63 элементов И, выход 64 разряда контроля на четность информации, считываемой из накопителя 57, групп 65 и 66 соответственно one 1043652

10 рационных и адресных выходов накопителя 57.

Коммутатор.(фиг. 3) содержит группу элементов И 67.1, 67.2, 67.A где A — разрядность кода адреса микрокоманды.

5 Триггер 1 (4 ) предназначен для фиксации состояния микрокоманды, считанной из блока 11 (12) памяти по прямому или обратному адресу.

Если микрокоманда не искажена, триг- 10 гер находится и единичном состоянии, в противном случае - в нулевом.

Коммутатор 2..(3 1 предназначен для управления передачей адреса считываемой микрокоманды с регистра б (5 ), 15

)на регистр 5 (6).

Регистр 5 (6 ) предназначен для хранения адреса микрокоманды до ее считывания из блока 11 или 12 памяти. На группу 33 (34 ) выходов пос- 20 тупает прямой код адреса; а на группу 32 (35) выходов — обратный код.

Элемент И 7 (10) предназначен для управления подачей импульсов считывания на вход 36 (39) считывания блока 11 (12 1 памяти с входа

24 (25) устройства.

Блок 8 (9 ) элементов И-ИЛИ предназначен для управления передачей прямого либо обратного кода адреса микрокоманды с выхода регистра 5 (6) на группу адресных входов блока

11 (12) памяти. При единичном сигнале на упранляющем входе. передача происходит в прямом коде, а при нулевом сигнале — в обратном.

Блок 11 .(121 памяти предназначен для хранения микрокоманд и подачи их операционной части на группу

43 (46 ) выходов, адресной части - на группу 44 (45) выходов при поступ- 40 ленин на вход 36 (39) импульса считывания, при считывании микрокоманды она проверяется на четность по модулю два, и в случае наличия искажений на выход 48 выдается единичный импульсный сигнал, на выходе

42 (47) — нулевой сигнал, а выдача информации на группы 43 и 44 (45 и

46) ныходов запрещается. Каждая микрокоманда н блоке записана дважды— по прямому и обратному адресам.

Микрокоманду, записанную по прямому адресу, называют основной, а по обратному адресу — резервной.

Триггер 17 (18) предназначен для фиксации состояния основных микрокоманд, считываемых из блока 11 (12) памяти. Если считанная основная микрокоманда искажена, триггер находится н единичном состоянии, во всех остальных случаях - в нулевом. 60

Триггер 13 (141 предназначен для фиксации состояния резервной микрокоманды блока 11 (12) памяти. Если резернная микрокоманда искажена, триггер устанавливается в нулевое 65 состояние, во всех остальных случаях триггер находится в исходном единичном состоянии.

Элемент И 15 (16) предиазначен .для управления подачей сигнала установки триггера в нулевое состояние .в случае наличия искажений в резерв ной микрокоманде.

Группа 19 элементов ИЛИ предназначена для формирования сигналов микроопераций на группе выходов устройства.

Накопитель 57 предназначен для хранения и считывания записанных в нем микрокоманд. При поступлении на вход 36 .(39 1 импульса считывания и при наличии на группе адресных вхо-. дов 37 (38) кода адреса считываемой микрокоманды на группе адресных выхо- дон 66 формируется код адреса сле- дующей микрокоманды, на группе вы- ходов 65 формируется операционная часть считываемой микрокоманды, а на выход 64 подается разряд контроля на четность, дополняющий количество единиц в коде микрокоманды до четного числа.

Элемент 58 задержки предназначен для задержки импульса считывания на время, равное длительности проверки микрокоманды в узле контроля четности сумматора 59 по модулю два на отсутствие ошибок.

Узел контроля на четность пред-, назначен для проверки кода считываемой микрокоманды на четность и пред- ставляет собой многоразрядный сум-< матор по модулю два.

Элемент И 60 предназначен для управления подачей сигнала отсутствия ошибок н микрокоманде на. выход 41

:(481 исправности блока памяти.

Элемент И 61 предназначен для управления подачей сигнала наличия ошибок в микрокоманде на выход 42 (47) исправности блока памяти.

Первая группа 62 элементов И предназйачена дпя управления передачей кода адреса микрокоманды на группу адресных выходов 43 (46) блока 11 (12) памяти.

Вторая группа 63 элементов И предназначена для управления передачей операционной части микрокоманды на группу операционных выходов блока памяти.

Микропрограммное устройство управления может работать в нормальном режйме работы, s режиме отказа оснонной микрокоманды в одном блоке памяти, в режиме отказа основной и резервной микрокоманд в одном блоке памяти, а также в режиме отказа основной и резервной микрокоманд в одном блоке памяти и отказа соответствующей основной микрокомандой в другом блоке памяти.

1043652

В исходном состоянии на входы

24 и 25 устройства поступают поочередно тактовые импульсы, триггеры

1, 4, 17 и 18 находятся в нулевом состоянии, триггеры 13 и 14 — в единичном, на выходах исправности 42 и 47 и неисправности 41 и 48 блоков

11 и 12 памяти значение сигнала соответствует логическому нулю. В ре гистре 5 (б ) адреса записан адрес очередной микрокоманды, подлежащей реализации. Триггеры 1 и 18 (4 и 17) находятся- в нулевом состоянии, а триггер 13 (14) — в единичном, поэ- . тому они удерживают элемент И 7 (10) в открытом состоянии. Триггеры 14 15 (13) и 17 (18)), находясь в нулевом состоянии; обеспечивают передачу прямого кода адреса микрокоманды с выхода 33 (34) регистра 5 (6 ) адреса на группу адресных входов блока . 2О

11 (12) памяти.

В нормальном режиме работы по при"ходу тактового импульса на вход 24 (25 ) происходит считывание микроко= манды из блока 11 (12 ) памяти по пря- 25 мому коду адреса. Если в микрокоманде нет искажений, на группу 43 .,(46.) операционных выходов блока 11 (12) памяти подается операционная часть считанной микрокоманды, которая через блок 19 элементов ЙЛИ подается на выход 54 устройства. Адресная часть считанной микрокоманды с груп.пы 44 (45) адресных выходов поступает иа группу входов регистра 6 (5 ) и записывается в него. 35

Далее поступает тактовый импульс на вход 25 (24) устройства, по которому устройство продолжает работу аналогично опйсанному.

При обнаружении искажения оснОвной 4р микрокоманды в одном из блоков памяти уотройство переходит во второй режим работы, в котором осуществля.ется считывание этой же микрокоманды, но по обратному адресу (резерв- 45 ной микрокоманды ), из этого же блока памяти.

Это осуществляется следующим образом. При обнаружении искажения основной микрокоманды в одном из блоков памяти, например 11 (12), запрещается выдача информации на выходы 43 (16 ) и 44 (15) блока памяти, . а на выходе 41 (48) неисправности блока 11 (12) памяти формируется сигнал логической единицы. Сигнал на выходе 42 (47) исправности при этом сохраняет значение логического нуля. Сигнал неисправности, поступая одновременно с сигналом с выхода 40 (49) блока 11 (12), устанав-, 60 ливает в единичное состояние триггер 17 (18), который закрывает элемент И 10 (7) и тем самым запрещает прохождение следующего тактового импульса на вход 39 (36)считывания блока 12 -(11 ) памяти и подготавливает к отпиранию элемент ИЛИ 19, а также разрешает передачу обратного кода адреса микрокоманды с выхода

32 (35) регистра 5 (6 ) через .блок

8 (9) элементов И-ИЛИ на группу 37 (38) адресных входов блока 11 (12) памяти. При поступлении тактового импульса на противоположный вход

25 (24) устройства схема остается в прежнем состоянии, так как элемент .

И 10 (7 ) заперт. Далее -при поступле; нии очередного тактового импульса на вход 24 (25) происходит считывание резервной микрокоманды из блока 11 (12) памяти. Если резервная микрокоманда не искажена, ее операционная часть через группу 19 элементов ИЛИ подается на выход 54 устройства, а адрес следующей микрокоманды с группы адресных выходов поступает на входы регистра б (5)адреса.

Эатем происходит возвращение схемы к режиму нормальной работы. Это происходит следующим образом. По окончании контроля микрокоманды на ,выходах 40 и 42 (49 и 47) блока 11 (12) памяти формируется единичный сигнал, а на выходе 41 (48 ) сигнал сохраняет нулевое значение, поскольку при этом на вход триггера 17 (18) поступает нулевой сигнал, а на вход К вЂ” единичный, этот триггер устанавливается в-исходное нулевое состояние. При этом он отпирает элемент И 10 (7}, тем самым давая возможность прохождению очередного тактового импульса с входа 24 (25) устройства на вход 39 (36)считыва- ния блока 12 (11)памяти. Одновременно запрещается подача обратного кода адреса микрокоманды с выхода 32 (35 ) регистра 5 (6.) кода адреса и разрешается поступление на группу

37 (38) адресных входов блока 11 (12) памяти прямого адреса микроко манды с выхода 33 (34) регистра 5 (б 1 адреса. Устройство переходйт в. режим нормальной работы.

Если же резервная микрокоманда, считанная из блока памяти, также оказывается искаженной, происходит перестройка устройства на считывание этой же микрокоманды с другого блока памяти, т,е. переход устройства в третий режим работы. Это происходит следующим образом. После выявления искажения резервной микрокоманды в блоке 11 (12)памяти запрещается выдача информации его на выходах 4.3 (46 ) и 44 (45 ), а на выходе 41 (48)неисправности появляется сигнал логической, единицы, который через элемент И 15 (16) устанавливает триггер 13 (14 )в нулевое сос тояние. Переходя в нулевое состояние, триггер 13 (14) запирает элемент

И 7 (10), запрещая тем самым считы14

13

104 3652 ванне микрокоманд с блока 11 (12) памяти, а также устанавливает триггер 4 (1 ) в единичное состояние тем самим запирая элемент И 10 (71

Коммутатор 3 (21при этом подготавливается к отпиранию. Сигналом с 5 выхода 40 (49) задержки импульса считывания блока 11 (12) памяти триггер 17 (18) устанавливается в исходное нулевое состояние, вследствие чего подготавливается к отпира- fQ нию элемент И 10 (7 ), а блок 8 (9 ) элементов И-ИЛИ разрешает прохожде«ние прямого адреса с регистра 5 (б ) на rpynny 37 (38) адресных входов.

Элемент И 15 (16) при этом запирается. Далее по приходу тактового импульса на вход 25 (24) устройства происходит передача прямого кода адреса микрокоманды с регистра 5 (6). адреса через коммутатор 3 (2 ) на регистр б (5 ). Этот адрес через блок

9 (8 ) элементов И-ИЛИ передается на группу адресных входов блока

12 (11) памяти, Затем при поступлении тактового импульса на вход 24 (25) устройства триггер 4 (1) устанавливается в исходное нулевое состояние, отпирая элемент 10 (7 ), что позволяет по приходу следующего тактового импульса на вход 24 (25) устройства З0 .произвести считывание микрокоманды из блока 12 (11)памяти. Если считанная при этом микрокоманда не искажена, происходит возврат к режиму нормальной работы. Это .происходит 35 следующим образом. С группы 45 (49) адресных выходов блока 12 (11)памяти адрес следующей мнкрокоманды поступает на вход регистра 5 (6) адреса. С группы 46 (43) выходов 40 сигналы микроопераций поступают через группу 19 элементов ИЛИ на выход 54 устройства, На выходе 47 (49 ) исправности блока 12 (11) памяти формируется сигнал логической единицы, который устанавливает триг;гер 13 (14) в исходное единичное .состояние, что позволяет устройст.ву вернуться к нормальному режиму работы. Это происходит вследствие того, что,.находясь в единичном состоянии, триггер 17 (18) отпирает элемен г И 7 (10) и запирает коммутатор 3 (2 ).

Если же основная микрокоманда, считанная в третьем режиме по прямому коду адреса из блока 12 (11) памяти, оказывается ошибочной, происходит считывание резервной микрокоманды по обратному адресу, т.е. переход к четвертому режиму работы 60 устройства. Это происходит следующим образом. При выявлении ошибочной микрокомаиды запрещается выдача информации на группы адресных 45 (44l и операционных 46 (431 выходов ° 65

Сигнал логической единицы с выхода

48 (411 неисправности блока 12 (111 памяти устанавливает триггер 18 (17} в единичное состояние, тем сажным подготавливая устройство для считывания микрокоманаы из блока 12 (111 памяти по обратному адресу. В блоке

9 (8 ) элементов И-ИЛИ запрещается прохождение прямого и разрешается прохождение обратного кода адреса с выхода 35 (321 регистра б (5) адреса на адресный вход 38 (37) блока.

Одновременно запирается элемент

И 7 (10 ) и отпирается элемент И 16 (15) . По приходу тактового импульса на вход 24 (25) устройства изменений в схеме не происходит. При поступлении же на вход 25 (24 ) устройства тактового импульса происходит считывание микрокомандн из блока 12 (11l памяти по обратному коду адреса, установившемуся на адресном входе 38 (37)блока. Если микрокоманда оказывается достоверной, сигналы микроопераций с группы 46 (43) выходов через блок 19 элементов HJIH поступают на выход 54 устройства. Адрес следующей микрокоманды при этом с группы 45 (44)адресных выходов блока 12 (11)памяти поступает на вход регистра 5 (6 )адреса.

На выходе 47 (42)исправности блока

12 (11)памяти формируется сигнал логической единицы, который устанавливает триггер 13 (141 в исходное соСтояние:, благодаря чему отпирается элемент И 7 (10) и запирается коммутатор 3. Сигнал с выхода 49 (40) задержки импульса считывания блока 12 (111 памяти уста- навливает триггер 18 (17) в исходное нулевое состояние. При этом отпирается элемент И 7 (10), запрещается подача обратного кода адреса микрокоманды с выхода 35 (32 ) регистра б (5) и разрешается поступление на группу 38 (37) адресных входов блока 12 (11) памяти прямого адреса микрокоманды с выхода 34 (33) регистра 6 (5 ) адреса.устройство переходит в нормальный режим работы, Если же в четвертом режиме считанная резервная микрокоманда оказывается ошибочной, устройства прекращает функционирование. Это происходит вследствие того, что сигналом неисправности, прошедшим с выхода 48 (41) блока 12 (11)через элемент И 16 t 15 ), триггер 14 (13)

ycTaHaBJIHBaeTcR в нулевое состояние.

Происходит запирание элементов 7 и

10, вследствие чего тактовые импульсы не могут поступать на управляющие входы блоков памяти.

Применение изобретения позволяет проектировать микропрограммные устройства управления с повышенными показателями отказоустойчивости.

1043652

1043б52 (яЯ

Заказ 7339/52

Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель И.Сигалов

Редактор Г. Безвершенко Техред С.Мигунова Корректор л. Бокшан