Двухуровневое оперативное запоминающее устройство

Двухуровневое оперативное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

(.ДВУХУРОВНЕВОЕ ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопители первого и второго уровней, входы синхронизации КОТОЕЯЛХ подключены к выходам первого и второго блоков синхрониза о(ии соответственно, регистр адреса, блок анализа обращений к памяти, группу регистров адреса , блок управления и первую группу элементов И, причем числовые входы и выходы йакопителя второго уровня соединены соответственно с выходами первого регистра числа и с одними из входов второго регистра числа, а адресные входы - с выходами регистра адреса, первый выход первого блока синхронизации подключен к первому . управляющему входу второго регистра числа, а второй выход, первый и второй входы соответственно соединены с первьм входом, о nepBwi и с вторым выходами блока управления, входы и управляющий вход первого регистра числа, управляющий вход и входы регистра адреса и выходы второго регистра числа являются соответственно информационными входами, первым и вторым входами записи, одними из адресных входов и информационными выходами устройства, отличающееся тем, что, с целью повышения надежности путем дублирования . страниц памяти в накопителях первого и второго уровней и повыиения быстродействия устройства, в него введены группы сумматоров по модулю два, ком мутатор , формирователь управляющих | сигналов, регистр меток неисправных страниц и блок контроля по. четности, . причем одни из входов коммутатора соединены соответственно-с выходами первого и второго регистров числа, числовые выходы подключены к числовым входам накопителя первого уровня, а выходы контрольных разрядов - к первым входам сумматоров по модулю два первой группы, выходы которых соединены с входами контрольных разрядов накопителя первого уровня, выходы сумматоров по модулю два второй группы подключены к одним из .входов блока контроля по четности, а первые входы - к выходам контрольных разрядов накопителя первого уровня, вторые (Л входы сумматорбв по модулю два групп соединены с одними из выходов формирователя управляющих си гнал о в, другие выходы которого и выходы регистра меток неисправных страниц подключены соответственно к одним из входов бло; ка внвлиза обращений к памяти,другие входы Которого соединены соответственно с выходами элементов И пер вой группы и одними из входов фор:о 1 мирователя управляющих сигналов, другие входы которого подключены к одним из выходов блока анализа обращений к памяти, первый управю ляющий выход которого подкл.ючен к второму входу блока управления, тре . тий и четрертый выходы и третий вход которого соединены соответственно с входами и с первым выходом первого блока синхронизации, а пятый выход подключен к другому входу кок утатора, другие входы блока контроля по четности соединены соответственно с вторым выходом первого блока синхронизации и с числовыми выходами накопителя первого уровня и другими входами второго регистра .числа, второй управляющий вход которого и третий вход второго блока

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) $(50 C 11 C 11 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3450244/18-24 (22) 11.06.82

{46) 23,09.83. Бюл.935 (72) В,П. Андреев и A.È. Беляков (53) 681.327(088.8). (56 ) 1. Патент США 11 4051461, кл. 340-172.5, опублик. 1977.

2. Карцев M.A. Архитектура цифровых вычислительных систем. М., "Наука", 1978, с.159, 202-204, 296 {прототип). (54)(57) ДВУХУРОВНЕВОЕ ОПЕРАТИВНОЕ

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содеРжащее накопители первого и второго уровней, входы синхронизации которых подклю- чены к выходам первого и второго блоков синхронизации соответственно, регистр адреса, блок.анализа обращений к памяти, группу регистров адреса, блок управления и первую группу элементов И, причем числовые входы и выходы 1)акопителя второго уровня соединены соответственно с выходами первого регистра числа и с одними из входов второго регистра числа, а: адресные входы — с выходами регистра адреса, первый выход первого блока синхронизации подключен к первому . управляющему входу второго регистра числа, а второй выход, первый и вто- рой входы соответственно соединены с первым входом, а первич и с вторым выходами блока управления, входы и управляющий вход первого регистра числа, управляющий вход и входы регистра адреса и выходы второго регистра числа являются соответственно информационными входами, первым и вторым входами записи, одними из адресных входов и информационными выходами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения надежности путем дублирования, страниц памяти в накопителях первого и второго уровней н повыаения быстродействия устройства, в него введены группы сувматоров по модулю два, ком-. мутатор, формирователь управляющих сигналов, регистр меток неисправных страниц и блок контроля по четности, причем одни иэ входов коммутатора соединены соответственно-..с выходами первого и второго регистров числа, числовые выходы подключены к числовым входам накопителя первого уровня, а выходы контрольных разрядов — к первым входам сумматоров по модулю два первой группы, выходы которых соединены с входами контрольных разрядов накопителя первого уровня, выходы сумматоров по модулю два второй группы подключены к одним иэ .входов блока контроля по четности, а первые входы - к выходам контрольных разрядов накопителя первого уровня, вторыевходы сумматорОв по модулю два групп соединены с одними из выходов формирователя управляющих сигналов, другие ( выходы которого и выходы регистра меток неисправных страниц подключены Я соответственно к одним иэ входов бло, ка внвлиз а обращений к памяти, другие входы которого соединены соответст - l венно с выходами элементов И первой группы и одними из входов формирователя управляющих сигналов, другие входы которого подключены к одним из выходов блока анализа обращений к памяти, первый управляющий выход которого подключен к второму входу блока управления, тре; тий и четвертый выходы и третий вход которого соединены соответственно .с входами и с первым выходом первого блока синхронизации, а пятый выход подключен к другому входу ко)е(утатора, другие входы блока контроля по четности соединены соответственно с вторым выходом первого блока синхронизации и с числовыми выходами накопителя первого уровня и другими входами второго регистра. числа, второй управляющий вход которого и третий вход второго блока

1043742 синхронизации подключены к первому выходу блока контроля по четности, второй выход которого соединен с четвертым входом блока управления, пятый вход которого подключен к управляюцему выходу формирователя управляюцих сигналов, одни из адресных входов накопителя первого уровня соединены с выходами младших разрядов регистра адреса, а другие адресные входы подключены к выходам элементов И первой группы, первые входы которых соединены с выходами старших разрядов регистра адреса и первыми входами регистров адреса группы, выходы которых подключены к вторым вхоДам элементов И первой группы, вторые входы регистров адреса группы являются. другими адресными входами устройства, а третьи и четвертые входы соединены с другими выходами блока анализа обращений к памяти, первый и второй управляющие входы которого подключены соответственно к второму выходу блока управления и к второму выходу второго блока синхронизации, а третий управляющий вход является третьим входом записи устройства, четвертым входом записи и входами блокировки которого являются входы регистра меток неисправных страниц памяти, управляющий вход формирователя управляюцих сигналов является установочным входом устройства, управляющими входами и выходом которого являются соответственно входы с шестого по девятый и шестой выход блока управления.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок анализа обращений к памяти содержит счетчики сигналов, группы элементов

И со второй по пятую, группы элементов .ИЛИ, группу элементов НЕ, элементы И-НЕ, элемент ИЛИ и элемент

НЕ, причем первые входы элементов И четвертой и пятой групп и вторые входы элементов И пятой группы являются одними из входов блока, другими входами которого являются вход элемента ИЛИ и первые входы элемен 1

Изобретение относится к вычислительной технике и может быть использовано при построении оперативных запоминающйх устройств вычислительных машин.

Известно двухуровневое оперативное запоминающее устройство, содержащее блоки памяти первого и второго уровня, блок дескрипторных регистров, тов И третьей группы, первые входы элементов И второй группы и вторые входы элементов И третьей группы объединены и являются первым управляющим входом блока, вторым и третьим управляюцими входами которого являются соответственно объединенные третьи входы элементов И пятой группы и объединенные вторые входы элементов И четвертой группы, выход элемента ИЛИ является управляюцим выходом блока и подключен к входу элемента

И-НЕ, выход которого соединен с вторыми входами элементов И второй группы, выход каждого из которых подключен к входу вычитания соответствующего счетчика сигналов, вход сложения которого соединен с выходом соответствующего из элементов И третьей группы, а выход - с входами соответствующих элемента ИЛИ первой группы и элемента И-HE группы, выход которого подключен к третьему входу со. ответствующего элемента И третьей группы, четвертый вход каждого из элементов И пятой группы соединен с выходом соответствуюцего элемента

НЕ группы, вход которого подключен к выходу соответствуюцего элемента

ИЛИ первой .группы и третьему входу соответствующего элемента И второй группы, выход первого из элементов

ИЛИ первой группы соединен с пятыми входами элементов И пятой группы, кроме первого, выход каждого и -ro (гдей - число элементов ИЛИ в первой группе) последующего из элементов

ИЛИ первой группы, кроме последнего, подключен к(и +4)-му входу(И +1) го элемента И пятой группы, первые входы элементов И четвертой и пятой групп соответственно объединены, а выходы подключены соответственно к первому и к второму входам элементов ИЛИ второй группы, выходы которых соединены с входами установки в "1" соответствующих счетчиков сигналов, выходы последних из элементов

И четвертой и пятой групп и выходы элементов ИЛИ второй группы являются выходами блока.

2 описывающих соотношения между наборами ячеек (страниц) памяти первого и второго уровней, блок управления замещением страниц памяти первого уровня (1 .

Недостатками этого устройства являются низкие быстродействие и надежность.

1043742

Наиболее близким по технической сущности к изобретению является двухуровневое оперативное запоминающее устройство, содержащее блоки памяти первого и второго уровня, регистр адреса, входной н выходной регистры числа, блок дескрипторных регистров адресов страниц памяти,.блок схем совпа. дения адресов страниц памяти, блок замещения страниц памяти, блок управления устройством, числовые входы блока памяти второго уровня подключены к выходам входного регистра чис ла, числовые выходы - к первым входам выходного регистра числа, адресные входы — к выходам регистра адре-. са, первый управляющий выход - к первому входу записи выходного регистра числа, второй .управляющий выход, первый и второй управляющие входы соответственно - к первому входу, первому и второму выходам блока управления устройством, числовые входы и вход записи входного регистра числа, числовой выход выходного регистра числа, адресные входы и вход записи регистра адреса подключены к соответствующим входам и выходам устройства (2) .

Недостатками известного устройства являются низкая надежность вследствие того, что для коррекции ошибок в словах не используются возможности, связанные с дублированием. страниц памяти в блоках памяти первого и второго уровня, и снижение быстродействия из-за необходимости прерывания вычислительного процесса на время передачи страницы памяти в блок памяти первого уровня, так как при обраще-. нии к Слову, не имеющемуся в блоке памяти первого уровня, производится перезапись всей страницы памяти, в которую входит данное слово, из блока памяти второго уровня в блок памяти первого уровня в соответствии с алгоритмом, рассчитанным на ситуаг цию, когда перезапись страниц происходит сравнительно редко.

Целью изобретения является повышение надежности устройства за счет дублирования страниц памяти в накопителях первого и второго уровнеМ и повышение быстродействия устройства ..

Поставленная цель достигается тем, что в двухуровневое оперативное запоминающее устройство, содержащее накопители первого и второго уровней, входы синхронизации которых подключены к выходам первого и второгоблоков синхронизации соответственно, регистр адреса, блок анализа обращений к памяти, группу регистров адреса, блок управления и первую группу элементов И, причем числовые входы и выходы накопителя второго уровня соединены .соответственно с выходами первого регистра числа и с одними из входов второго регистра числа, а адресные входы — с выходами регистра адреса, первый выход первого блока синхронизации подключен к первому управляющему входу второго регистра числа,.а второй выход, первый и второй входы соответственно соединены с первым. входом, с первым и с вторым выходаМи блока управления, входы и управляющий вход первого регистра

10 числа, управляющий вход и входы регистра адреса и выходы второго регист ра числа являются соответственно информационными входами, первым и вто- р рым входами записи, одними из адрес15 ных входов и информационными выходами устройства, введены группы сумматоров по модулю два, коммутатор,.формирователь управляющих. сигналов, ре-. гистр мЕток неисправных страниц и блок контроля по четности, причем одни иэ входов коммутатора соединены соответственно с выходами первого и второго Регистров числа, числовые выходы подключены к числовым входам накопите25 ля первого уровня, а выходы контрольных разрядов - к первым входам сумматоров по модулю два первой группы, выходы которых соединены со входами контрольных разрядов накопителя первого уровня, выходы сумматоров по модулю два второй группы подключены к одним из входов блока. контроля по четности, а первые входы — к выходам контрольных разрядов накопителя первого уровня, вторые входы сумматоров

35 по модулю два групп соединены с одними из выходов формирователя управляющих сигналов, другие выходы .которого и выходы. регистра меток неисправных страниц подключены соответственно

40 к одним из входов блока анализа обращений к памяти, другие входы которого соединены соответственно с выходами элементов И первой группы и одними из входов формирователя управляю45 щих cH1 HBJIQB друг е входы которого подключены к одним из выходов блока анализа обращений к памяти, первый управляющий выход которого подключен к второму входу блока управления, 50 третий и четвертый выходы и третий вход которого соединены соответственно со входами и с первым выходом первого блока синхронизации, а пятый выход подключен к другому входу

5 коммутатора, другие входы блока кОнт55. роля по четности соединены соответственно с вторым выходом первого блока синхронизации и с числовыми выходами накопителя первого уровня и другими входами второго регистра чис60 ла, второй управляющий вход которого и третий вход второго блока синхронизации подключены к первому выходу блока. контроля по четности, второй выход которого соединен с четвертым

65 входом блока управления, пятый вход

1043742 которого подключен к управляющему выходу формирователя управляющих сигналов, одни из адресных входов накопителя первого уровня соединены с выходами младших разрядов регистра адреса, а другие адресные вхорщк выходам элементов И первой группы, первые входы которых соединены с выходами старших разрядов регистра адреса и первыми входами регистров адреса группы, выходы которых пбд- 1О ключены к вторым входам элементов И первой группы, вторые входи регист- ; ров адреса группы являются другими адресными входами устройства, а третьи и четвертые входы соединены с 15 другими выходами блока анализа обращений к памяти, первый и второй. Управляющие входы которого подключены соответственно к второму выходу. блока управления и к второму выходу второго ъо блока синхронизации, а третий управ-. ляющий вход является третьим входом записи устройсзва, четвертым входом записи и входами блокировки которого являются входы регистра Я5 меток неисправных страниц памяти, управляющий вход формирователя управляющих сигналов является установочным входом устройства, управляющими входами и выходом которого являются, соответственно входы с шестого по девятый и.шестой выход блока управления.

При этом блок анализа обращений к памяти содержит счетчики сиг- ф налов, группы элементов И СЬ второй по пятую, группы элементов ИЛИ, группу элементов НЕ, элементы И-НЕ, элемент ИЛИ и элемент НЕ, причем первые входы элементов И четвертой и пятой групп и вторые входы элементов H пя- 40 той группы являются одними из .входов блока, другими входами которого явля-. ютая вход элемента HJIH и первые входы элементов И третьей группы, первые

Входы элементов И второй группы 45 и вторые входи элементов И третьей группы. объединены и являются первым управляющим входом блока, вторым и третьим управляюшиьщ входами которого являются соответственно объединенные 5р третьи входы элементов И пятой группм и объединенные вторые входй элементов И четвертой группы, выход элемента ИЛИ является управляющим выходом блока и подключен к входу эле- 55 мвита И-.НЕ, выход которого соединен с вторыми входами элементов И второй г9уппы выход каждого из которых кщключен к входу вычитания соответстзующего счетчика сигналов, вход сложения которого соединен с выходом,, соответствующего из элементов И третьей группы, а выход - с входами со-, . ответствующих элемента ИЛИ первой

Группы и элемента И-НЕ группы, выход которого подключен к третьему входу 65 соответствуюцего элемента И третьей группы, четвертый вход .каждого из элементов И пятой группы соединен с: выходом соответствующего элемента

НЕ группы, вход которого подключен к выходу соответствующего элемента

ИЛИ первой группы и третьему входу соответствуюцего элемента И второй группы, выход первого нз элементов

ИЛИ первой группы соединены с пятыми входами элементов И пятой группы, кроме первого, выход каждого Il -го (где tl - число элементов ИЛИ в пЕрвой группе) последующего из элементов или первой группы, кроме последнего, подключен к (n +4)-му входу II +1) -ro элемента И пятой группы, первые входы элементов И четвертой и пятой групп соответственно объединены, а выищи подключены соответственно к первойу и к второму входам элементов ИЛН второй группы, выходы которьа соеди-нены с входами установки в "едики@у" соответствующих счетчиков сигналов) выходы последних из элементов И четвертой и пятой групп и выходы элейентов ИЛИ второй группы являютСя Выходаии блока;

На Фиг.1 изображена функциональная схема предлагаемого устройст- ва, на фиг.2 -4 - соответственно функциональные схемы блока анализа, обращений к памяти, первой и второй групп сумматоров по модулю два и. блока управления.

Предлагаемое устройство содержит накопитель 1 nepaoro уровня, регистр

2 адреса, первый 3 и второй 4 регист ры 4исла, первый блок 5 синярониза- I ции, первую группу элементов И. 6 группу 7 .регистров адреса, комчутатор 8 первую и вторую группы 9 сумматоров по модулю два, блок 10 контроля по четности, формирователь 11 уп равляющих сигналов, блок 12 анализа. обращений к памяти, регистр 13-меток неисправных страниц, блок 14 управления, накопитель, 15 второго уровня и второй блок 16 синхронизации. На фиг.1 обозначены первый 17.и второй

18 входы .записи, адресные входи

19 и 20 устройства,-управляющие входы

21«.24 и выход 25,.третий 26 и четвертый 27 входы записи, информационные вход 28 и выход 29, вход. 30 блокировки и установочный;вход .31 устройства, первый 32. и второй 33 управляющие входы второго регистра числа, выходы 34 йладаих разрядов регистра адреса, определяющие адрес слова страницы памяти, выходы 35 старших разрядов регистра адреса, определяющие страницу памяти, информационные выходы 36., вы-: ходы 37 контрольиык. разрядов, информационные входы 38 и входы 39 конт- рольных разрядов иакоцителя первого) уровня, выходи с первого по пятый

10437

40-44 и входы с первого по пятый 4549 блока управления.

Блок анализа обращений к памяти содержит (фиг,21 счетчики 50< - 501 сигналов где д — число страниц памяти

1 в накопителе первого уровня, вторую

51; 51щ, третью 52 - 52,д, четвертую....

53 -53т н пятую 54, - 54щ группы элементов И, первую 55 55, вторую

56 - 56щ группы элементов ИЛИ, группу элементов НЕ 57 - 57я1, элементы И-НЕ 10

58 - 58>, элемент ИЛИ 59 и элемент

HE 60. На фиг.1 и 2 обозначены входЫ.- :

61-63 и выходы 64-66 блока анализа обращений.к памяти.

На фиг.З показаны первая 67 и вторая 68 группы сумматоров по модулю два.для случая, например, четырех контрольных разрядов в накопителе пер. вого уровня. На 4иг.1 и 3 обозначены.." первые 69 и вторые 70 входы сувматО : О ров по модулю два первой группы и вМ ходы 71 сумматоРов по модулю два второй группы.

Блок управления содержит (фиг.4 элементы ИЛИ 72,73, элементы И 74 и

75, триггеры 76.и 77, элементы 78 и

79 задержки, элементы НЕ 80 и 81 и.::j элемент ЗИ-ИЛИ 82.

Устройство работает следующим об" разом.

При.обращении к устройству на .Мфэ.ды 24 и 21 (фиг.1) блока 14 поступают соответственно сигналы "Пуск-1":и

"Операция 1" (единичное значение соот-. ветствует операции записи, нулевое ж считывания), в регистр 2 записывает :З5 ся адрес обращения, в регистр 3 в случае операции; записи) - записы ваемое число. Сигналы "Пуск 1", "Операция 1" через -вйходы 41 и 4б блока 14.поступают через блок 16 †.. 4О на. входы синхронизации накопителя .

1Б, производят запуск блока 16, фОрмирующего сигналы управления накопителем 15. Код-стараих разрядов ал .: реса, определяющих страницу памяти, 45 с выходов 35 регистра 2 поступает йа первые входы элементов И 6.

В случае ббращения к странице памяти, продублироваиной в накопите-. ле 1, на одном из выходов элементом . 5п

И 6 возникает единичный сигнал сов- . падения адреса данной страницы с одним из адресов, зафиксированных в регистрах 7 ° Единичный сигнал с о>ного из выходов элементов И 6 посту, пает на соответствующий адресный вход накопителя 1, одни из входов . формирователя 11 и входы 61, блока

12, с выхода 41 которого проходит на второй вход блока 14, где он разрешает прохождение сигнала "Пуск 1" иа выход 42 блока 5, на выход 43 которого поступает сигнал "Операция 1"

Производятся запуск блока 5, формирующего сигналы управления накопителем 1. При выполнении операции 65

42

\. считывания число с выходов 36 накопителя 1 поступает на входы регистра 4 и на выходы 36 блока 10, причем контрольные разряды числа преобразуются по определенному закону сумматорами 9. Сигналом с выхода блока 5 производится опрос блока 10.

В случае отсутствия ошибок в считан, ном слове сигналом с выхода 33 блока 10, поступающим на вхрд блока 16 и

,на вход 33 регистра 4, производится сброс.и запись числа из накопителя

15 в регистр 4. Сигнал "Обслужено 1" с входа 47 блока 5 поступает на тре- тий вход блока 14 и далее выдается на выход 25 устройства, при этом триг гер 76 находится в нулевом состоянии, на выходе элемента НЕ 81 присутствует единичный сигнал. При обнаружении ошибок в считанном слове сигналом с входа 48 блока 10 производится установка триггера 76 в единичное состояние, запрещающее выдачу сигнала "Обслужено 1". на выход 25. По окончании операции считывания из накопителя 16 сигналом с входа 32 блока 16 производится запись считанного .слова в регистр 4. Сигнал "Обслуже- . но 2" поступает с входа 45 блока

16 через первый .вход блока 14 -элемент И 74, элемент. ИЛИ 72, на выход

42 и вход блока 5 и производит запуск его. Этот же сигнал через элемент И 74 блока 14 производит установку в единичное состояние триггера

77 и через элемент задержки 78 в нулевое состояние триггера 76. Единичный сигнал с выхода триггера 77 поступает на выход 44 коммутатора 8 и разрешает прохождение числа, считанного из накопителя 15, на входы 38 накопителя 1, причем контрольные разряды числа преобразуются по определенному закону сумматорами 9.

Этот же сигнал поступает на выход

43 блока 5. Таким образом, число, считанное из накопителя 15, записы-, вается в накопитель 1. По окончании операции записи сигнал "Обслужено 1" из блока 14 выдается на выход 25, одновременно устанавливает в нулевое состояние триггер 77. В случае обра щения к устройству с операцией записи .а страницу памяти, продублированную в накопителе 1, операция вы-,,. полняется в обоих накопителях 1 и 15

Записываемое число на входы 39 нако, пителя 1 поступает с выходов регистра 3 через коммутатор 8, при этом также производится преобразование

его контрольных разрядов в суммато рах 9. По окончании операции заииси в накопителе 15 сигнал "Обслужено 2" .< выдается на выход 25 устройства. Если обращение к устройству производится в страницу памяти, не продублированную в накопителе 1, то операция производится только в накопителе 3 .

1043742

1

35 и по ее окончании на выход 25 выдает . ся сигнал "Обслужено 2".

В устройстве предусмотрена возможность автоматической замены страниц памяти в накопителе 1 на основе. статистических данных о текущей частоте их использования. Заменой страниц памяти управляет блок 12. Рассмотрим процесс замещения страниц памяти. Пусть Il — статистический признак

i --A страницы памяти накопителя 1 О (где i =1, 2,... m и И} — число страниц памяти в накопителе 1), k — код управления преобразованием контрольных разрядов числа при обращении к данной странице памяти.

Каждой странице памяти в блоке

12 соответствует один из счетчиков

50» — 50п» (фиг.2) статистического признака данной страницы. При обращении к 1 -й странице памяти единичный сигнал с соответствующего выхода элементов И 6 через вход 61 блока

12 поступает на первый вход соответствующего элемента И 52 и разрешает прохождение сигнала "Пуск 1" с выхода 41 на вход "Сложение" счетчика

50», в котором производится лодификация статистического признаками =П;лК», Если признак П; имеет »лаксимальное значение, т.е. соответствующий счетчик 50 находится в единичном состоянии, то на третий вход соответствующего элемента И 52 с выхода элемента

И-НЕ 58 поступает нулевой потенциал и модификация не производится.

При обращении к странице памяти не содержащейся в накопителе 1, на входе 61 блока 12 будут присутствовать только нулевые сигналы. Вследствие этого на вторые входы всех элементов И 51» - 51ш с выхода элемента 40

НЕ 60 поступает единичнйй сигнал, который разрешает прохождение сигнала "Пуск 1" на входы "Вычитание" счетчиков 50» -50»»1, в которых производится модификация статистических признаковП».-»»;+1.При этом если какой-либо из признаков П» =О, т.е. соответствующий из. счетчиков 50 находится в нулевом состоянии, то на

ПЕрвый вход элемента И 51; с выхода элемента ИЛИ 55; поступает нулевой сигнал и модификация признакаИ» не.производится. Таким образом, нулевое значение, статистического признака свидетельствует о том, что частота обращений к этой странице па,мяти стала меньше допустимой, следовательно, эту страницу памяти необходимо заменить. Единичный сигнал с выхода соответствующего элемента

НЕ 57 поступает на четвертый вход элемента Й 54 и разрешает прохождение сигнала "Обслужено 2" со входа

45 блока 12 через элемент И 54 и выход 65 на записи регистров 7. При этом в соответствующий регистр 7 65 производится запись адреса страницы памяти последнего обращения, поступающего с выходов 35 регистра 2.

Сигнал с выхода элемента И 54 через элемент ИЛИ 56 поступает на вход "Установка 1" счетчика 50 и устанавливает максимальное значение статистического признака. Этот же сигнал через выходы 66 блока 12 поступает на вход формирователя 11 (фиг.11 в котором производится модификация кода управления преобразованием I контрольных разрядов 1;;= 1„ +1. В дальнейшем при обращении к этой странице памяти единичный сигнал с выхода соответствующего из элементов И 6 поступает на вход формирователя 11 и разрешает прохождение кода К; с выхода формирователя 11 на вход 70 сумматоров 9. Максимально возможное число значений кода управления равно 2, где »: — число коытрольных разрядов в накопителе 1.

Рассмотрим преобразование контрольных разрядов в сумматорах 9 для слу" чая четырех контрольных разрядов.

Например, в накопителях 1 и 15 хранятся тридцатишестиразрядные числа с контрольным разрядом четности в каждом байте. Пусть, например, на управляющий вход 70 сумматоров 9 поступает код управления 1100. В этом случае первый и второй контрольные разряды чисел, записываемых в накопитель 1 и считываемых из него, бУдут инвертироваться в сумматорах

9, Единичное значение кода управления1;=щи»»»;видетельствует о том, что дальнейшая смена » -ой страницы паМяти накопителя 1 без предварительного ее обнуления запреI щена, так как при этом возможно нахождение в данной странице чисел, принадлежащих разным страницам памяти накопителя 1, но с контрольными разрядами, преобразованными по одному и тому же закону. Для этого нулевой сигнал с выхода формирователя 11 поступает на вход 62 блока 12, на второй вход соответствующего элемента И 54 и запрещает замену этой страницы памяти. Если кодК;=п»ахдля всех страниц памяти, то для дальнейшей работы устройства с накопителем 1 необходимо произвести его обнуление, т.е. по всем адресам занести числа, контрольные разряды которых преобразованы в соответствии с кодом управления. В этом случае с выхода формирователя 11 в систему выдается сигнал обнуления накопителя 1.

Таким образом, запись адреса новой страницы памяти в регистр 7 возможна при нулевом значении статистического признака и немаксимальном значении кода управления. Однако может оказаться, что несколько

1043742

12 с страниц памяти удовлетворяют этим . условиям, например, страницы а но- мерами j = г, п„,.,р, где N ъ г > и ъ P °

При этом запйсь адреса новой страни-, цы памяти производится в регистр 7 с максимальным из этих номеров, например с номером rl

В остальные регистры 7 запись блокируется подачей нулевого сигнала с выхода элемента ИЛИ 55 блока 12 на . соответствующие входы элементов И 54 10 с номерами l +1 бтра.Запись адресов страниц памяти в регистры 7 может, также осуществляться внешним образОм.

В этом случае на вторые входы 20 по-. даются адреса страниц памяти, а на. )5 вход 26 — сигнал записи. Этот сигнал через элементы И 53 и выход 64 блока

12 поступает на входы записи регистров 7, В устройстве предусмотрена возможность замены неисправных стра- ® ниц памяти накопителя 15 страницами накопителя 1. Для этого перед нача-, лом работы устройства в регистры 7 заносятся адреса неисправных страниц памяти, а в соответствущие этим регистрам 7 разряды регистра 13 - нулевые метки. Нулевые сигналы с выходов регистра 13 через вход 63 блока;12 поступают на входы элементов И 53 и 54, блокируют сигналы записи адресов новых страниц памяти в регистры

7, хранящие адреса неисправных страниц. Работа устройства при обращении к неисправным страницам памяти аналогична описанной. Обнуление накопителя 1 может быть организовано параллельно во всех страницах памяти и производится одновременно с обслуживанием обращений в накопителе 15, т.е. без приостановки работы устройства, что повевает быстродействие устройства. При этом единичный сигнал с второго входа 49 формирователя 11 поступает на вход бло. ка.14, который блокирует запуск блока 5 при поступлении в устройство сигналов обращений на обслуживание. Запуск блока 5 при поступлении обращений для его обнуления осуществляется сигналами "Пуск 2", "Операция 2 соответственно на входы 23 и 21 блока 14. По окончании обнуления на вход 31. формирователя

11 поступает сигнал, устанавливающий исходное нулевое состояние, при этом в устройстве возобновляется работа с накопителем 1.

Технико-экономические преимущества предлагаемого устройства заклю-чаются в его более высоких. надежности H быстродействии по сравненню с известным.

1043742

1043742

1043742

Составитель Т. Зайцева

Редактор Н. Лазаренко Техред И.Гайду Корректор A. Тяско

Заказ 7347/56 Тираж 594 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и.открытий

113035, Москва, Ж-35, Раушакая наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4