Микропроцессор

Микропроцессор

Иллюстрации

Показать все

Реферат

 

1.МИКРОПРОЦЕССОР, содержащий блок обработки данных, блок микропрограммного управления, блок памяти и конвейерный регистр, инфоргаационныД вход, синхровход, первый , второй и третий выходы которого соединены с первым выходом блока памяти , синхровходом микропроцессора, управляющим выходом микропроцессора входом кода микрокоманды блока обработки данных и входом дешифрации флагов блока микропрограммного управ ления, вход начальной установки, адресный выход,вход управления переходами , вход признаков и выходпризнаков блока микропрограммного управления подключены соответственно к входу начальной установки микропроцесс ра, адресному входу и второму выход блока памяти, выходу переноса и вхо переноса блока обработки данных, информационный вход, информационный выход и адресный выход которого соединены соответственно с информационным входом, информационным выходом и адресным выходом микропроцессора, отличающийся тем, что, с целью сокращения оборудования, он содержит два триггера, дваэлемента И и элемент И-НЕ, первый и второй входы и выход которого подключены соответственно к управляющему выходу блока микропрограммного управления , выходу первого триггера и информационному входу первого триггера , первый и второй входы и выход первого элемента И соединены соответственно с синхровходом микропроцессора , выходом элемента И-НЕ и синхровходом блока микропрограммного управления, первый и второй входы и выход второго элемента И подключены соответственно к синхровходу микропроцессора, выходу второго триггера и синхровходу блока обработки данных, сихровходы и установоч-Г ные входы обоих триггеров соединены с синхровходом и входом начальной , f установки микропроцессора, а информационный вход второго триггера подключен к выходу первого триггера.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (!9) (И) 1(51) С 06 Е 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСНОМУ СВИДЕТЕЛЬСТВУ в," и \

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3393338/18-24 (22) 12.02,82 (46) 30.09.83. Вюл, )) 36 (72) ЮйЯ.Пушкарев и Д,В.Полонский (53) 681.325(088.8) (56) 1вАвторское свидетельство СССР

М 746532 кл, G 06 F 15/00, 1980.

2. Прангишвили И.В. Микропроцессоры и микро-ЭВМ. М., Энергия, 1979, с. 91 (прототип) . (54) (57) 1. МИКРОПРОЦЕССОР co ePma щий блок обработки данных, блок микропрограммного управления, блок памяти и конвейерный регистр, инфоряациояный вход, синхровход, первый, второй и третий выходы ) оторого соединены с первым выходом блока памяти, синхровходом микропроцессора, управляющим выходом микропроцессора, входом кода микрокоманды блока обработки данных и входом дешифрации флаГов блока микропрограммного управления, вход начальной установки, адресный выход, вход управления переходами, вход признаков и выход признаков блока микропрограммного управле- ния подключены соответственно к входу начальной установки микропроцессора, адресному входу и второму выходу блока памяти, выходу переноса и входу переноса блока обработки данных, информационный вход, информационный выход и адресный выход которого соединены соответственно с информационным входом, информационным выходом и адресным выходом микропроцессора, отличающийся тем, что, с целью сокращения оборудования, он содержит два триггера, два элемента И и элемент И-НЕ, первый и второй входы и выход которого подключены соответственно к управляющему выходу блока микропрограммного управле. ния, выходу первого триггера и информационному входу первого триггера, первый и второй входы и выход первого элемента И соединены соот- Я ветственно с синхровходом микропроцессора, выходом элемента И-НЕ и синхровходом блока микропрограммного Хповвлеввв, пеовый в втоРой входы и выход второго элемента И подключены соответственно к синхровхо- Я ду микропроцессора, выходу второго триггера и синхровходу блока обра- ботки данных, сихровходы и установоч, ные входы обоих триггеров соединены (, с синхровходом и входом начальной установки микропроцессора, а информационный вход второго триггера подключен к выходу первого триггера.

1045231

IO

ЗО

2. Микропроцессор по п.1, о т.л и ч а ю шийся тем, что блок микропрограммного управления содержит регистр адреса, дешифратор функций, две группы элементов И, группу триггеров, элемент ИЛИ, дешифратор ереходов и группу селек1 .торон первые и вторые информационI ные входы, управляющие входы и выходы которых соединены соответствен НО с входом управления переходами блока, выходами регистра адреса,выходами дешифратора переходов и информационными входами регистра адреса, синхровход, устаноночный вход и выходы регистра адреса подключены соответственно к синхровходу, входу начальной установки и адресному выходу блока, вход и один из выходов дешифратора переходов соединены со4

Иэобретение относится к вычислительной технике и может быть использовано для обработки данных н системах управления.

Известен микропроцессор, содержа щий центральный блок обработки данных, блок микропрограммного управления, блок микропрограммной памяти, конвейерный регистр, дна регист ра и элемент НЕ 1).

Недостатком данного устройстна является избыточность микропрограм-. мной памяти вследствие того, что при ныполнении каждого условного перехода в микропрограмме предусматривается холостая микрокоманца.

Наиболее близок к предлагаемому по технической сущности микропроцес сор который содержит. центральный блок обработки данных, блок микропрограммного управления, конвейерный регистр и блок микропрограммной памяти. В микропроцессоре используется конвейерный принцип выполнения микрокоманд, который заключается н том, что н одном микрокомандном цикле одновременно с выполнением текущей микрокоманды, находящейся на конвейерном регистре, проиэнодится выборка следующей микрокоманды. При этом выборка микрокоманды опережает на цикл ее выполнение(2 ).

Однако при выполнении условных переходов следующая после условного перехода микрокоманды выбираешься раньше, чем формируется логическое условие, определяющее направление перехода. Поэтому при каждом условном переходе в микропрограмме преъ ответственно с входом управления переходами и управляющим выходом блока информационные входы, синхровходы и выходы триггеров группы подключены соответственно к входу признаков блока, ныходам соответствующих элементов И первой группы и первым входам соответствующих элементов И второй группы, первые входы элемен.тов И первой группы соединены с синхровходом блока, вход и выход дешифратора функций подключены соотнетственно к входу дешифрации флагов, и вторым входам соответствующих элементов И перной и второй группы, входы элемента ИЛИ соединены с одним иэ) выходов дешифратора функций,и выходами элементов И второй группы, а выход элемента ИЛИ подключен к выходу признаков блока.

2 дусматринается холостая микрокоман-, да, выполняющая функцию задержки на. один цикл. Если учесть, что н реаль ных микропрограммах один условный переход приходится н среднем на 57 выполняемых микрокоманд, то 15-20% дорогостоящей микропрограммной памяти оказывается избыточным.

Цель изобретения — сокращение оборудования в части микропрограм,мной памяти микропроцессора.

Постанленная цепь достигается тем, что н микропроцессор, содержащий блок обработки данных, блок микропрограммного управления, блох памяти и конвейерный регистр, информационный вход, синхронход, первый, второй и третий выходы которого со.единены соответственно с первым ныхо дом блока памяти,. синхронходом микропроцессора, управляющим выходом микропроцессора, входом кода микрокоманды блока обработки данных и входом дешифрации флагов блока микропрограммного управления, вход начальной установки, адресный выход вход управления переходами, вход признаков и выход признаков блока микропрограммного упранления подключены соответственно к входу начальной установки микрбпроцессора, адресному входу и нторому выходу блока памяти, выходу переноса и входу переноса блока об-» работки данных, информационный вход, информационный выход и адресный выход которого соединены соотнетстнен но с информационным входом, информа

1045231 ционным выходом и адресным выходом микропроцессора, внедены дна триггера, дна элемента И и элемент. И-НЕ, первый и второй входы и выход которого подключены соответственно к управляющему выходу блока микропрограммного управления, выходу первого триггера и информационному входу первого триггера, первый и второй входы и выход первого элемента И соединены соответственно с синхровходом микропроцессора, выходом элемента И-НЕ и синхровходом блока микропрограммного управления, первый и второй входы и выход второго элемента И подключены соответственно к синхровходу микропроцессора,выходу второго триггера и синхровходу блока обработки данных, синхровходы и установочные входы обоих триггеров соединены с скнхровходом и входом начальной установки микропроцессора, а информационный вход второго триггера подключен к выходу первого триггера.

Кроме того, блок микропрограммного управления содержит регистр адре. са, дешифратор функций, две группы элементов И, группу триггеров, элемент ИЛИ, дешифратор переходов и группу селекторов, первые и вторые информационные входы, управляющке входы и выходы которых соединены соответственно с входом управления переходами блока, выходами регистра адреса, выходами дешифратора переходов и информационными входами регистра адреса, синхровход,установочный вход и выходы регистра адреса подключены соответственно к синхронходу, входу начальной установки и адресному выходу блока, вход и один из выходов дешифратора переходов соединены соответственно с входом управления переходами и управляющим выходом блока, информационные входы, синхровходы и выходы триггеров группы подключены соответственно к входу признаков бло ка, выходам соответствующих элементов И первой группы и первым входам соответствующих элементов И второй группы, перные входы элементов И пер вой группы соединены с синхровходами блока, вход и выходы дешифратора функций подключены соответственно к входу дешифрации флагон и вторым вхо. дам соответствующих. элементов И первой и второй группы, входы элемента

ИЛИ соединены с одним1из выходов де" шифратора функций и. выходами элементов И второй группы, а выход элемента ИЛИ подключен к выходу признаков блока. За счет исключения холостых мккрокоманд из микропрограммы сокращается микропрограммная память.

На фиг. 1 представлена структур. ная схема микропроцессора; на фиг.2-. функциональная схема блока обработ5

10 ки,данных; на фиг, 3 — функциональная схема блока микропрограммного управления; на фиг. 4- алгоритм микро. программы; на фиг. 5 — временная диаграмма выполнения микропрограммы.

Микропроцессор содержит (фиг. 1) блок 1 обработки данных, информационный вход 2 которого является информационным входом микропроцессора, а выходы 3 и 4 являются соответстнен. но адресным и информационным выходамк микропроцессора, блок 5 микропрограммного управления, блок 6 памяти, конвейерный регистр 7, выход 8 которого является управляющим выходом

15 микропроцессора, элемент И 9, элемент И-НЕ 10, триггеры 11 и 12,элемент И 13, синхровход 14 и вход 15 начальной установки.

Адресный ныход 16 блока 5 соединен с адресным входом блока 6,первый выход которого соединен с входом 17 управления переходами блока 5.

Второй выход блока 6 соединен с информационным входом регистра 7 пеРвый выход котоРого соединен входом 18 управленкя дешиФрацией флагов блока 5. Второй выход регистра 7 соединен с входом 19 кода микрокоманды блока 1, выход 20 переноса которого соединен с входом 21 признаков блока 5, Выход 22 признаков блока 5 соединен с входом 23 переноса блока 1. Управляющий выход 24 блока 5 соединен С входом элемента

10, выход которого соединен с ин35 Формационным входом триггера 11 и входом элемента 9. Выход триггера

ll соединен с инФормационным входом тркггера 12 к входом элемента

10. Выход триггера 12 соединен с

40 входом элемента 13, выход которого соедккен с скнхРовхопом 25 блока 1.

Выход элемента 9 соединен с синхровходом 26 блока 5. Вход 15 начальной установки соединен с входами начальной установки блока 5 и триггера 11 к 12. Входы элементов 9 и

10 к скнхронходы регистра 7 и триггера 11 и 12 соединены с синхровходом 14 микропроцессора.

Блок 1 обработки данных (фиг.2) содержит дешифратор 27 микроприказон, сумматор 28, элементы И 29, ИЛИ 30 и НЕ 31, группы элементов И

32-36, группу элементов ИЛИ 37,счетчик 38 адреса, сдвиговый регистр 39, элементы И 40 — 47; eMeHT H3IH 48-50, триггер 51 и элемент НЕ 52 ° Вход дешифратора 27 является входом 18 блока 1. Выходы дешифратора 27 соединены с входами элементов 40-44,. вхо60 дами групп элементов 32-34 и 36 входами элементов 48 и 49, входом зле мента 46 и входом элемента 52. Выход элемента 49 соединен с входом элемента 45. Выход элемента 40 соединен с входом установки в 0 счетчика

lu 523).

38, к счетному входу которого подключен выход элемента 41, а к выходу занесения — выход элемента 47. Выход элемента 43 соединен с входом уста новки в 0 регистра 39, тактирующий вход которого годключен к выхоцу элемента 44. Выход элемента 45 соеди нен с входами занесения регистра. 39 и триггера Sl Âûõîä элемента 48. соединен с входами группы элементов 35.

К информационному входу 2 блока 1 подключены входы сумматора 28, входы элементов 29,30 и входы элементов

35. Выход сумматора 28 соединен с входами группы элементов 32. Выходы групп элементов 29, 30 и 31 соединен@ i 5 соответственно с входами групп элементов 33,34 и 36.Выходы групп элементов 32-36 соединены с входами групп .элементов 37,выходы которых подключены к информационным входам счет-

-птка 38 и регистра 39 являются соответственно адресным выходом 3 к информационным выходом 4 блока 1, В":":ход регистра 39 соединен с входа- 25 . к сумматора 28, и входами групп элементов 29-31, в> оду 7 5 блока 1 подключены Вуоды элементов 40.-45„ Вход переноса сумматора 28 и вход первого сдвига регистра 39 соединены с входом 23 переноса блока 1 ° Выход переноса сумматора 28 соединен с информационным яхслсм триггера 51, выход которого соединен с входом элемента 47.

Выход правого сдвига регистра 39 под-ключен к входу элемента 46.Выход элемента 52 соединен с входом элемента 47. Выходы элементов 46 и 47 соединены с входами элемента 50, выход которого является выходом 20 перено- 40 са блока 1.

Блок 5 (фкг. 3) содержит регистр

53 адреса, дешкфратср 54 функций, группу триггеров 55 флагов, группу элементов И 56 к 57, дешифратор 58 45 переходов, элементы ИЛИ 59и И 60 и 6 -, элемент ИЛИ 62. Элементы 59-61 образуют грУппу селекторов. К входам 17 управления переходами блока з подключены входы дешифратора 58 и (,входы элементов 60. Выходы дешкфра торе 58 соединены с входами группы элементов 60 и инверсными входами группы элементов 61. Первый выход дешкфратора 58 является выходом

24 блока 5, Выходы групп элементов

60 и 61 соединены с входами групп элементов 59, выходы которых подключены к информационным входам регистра 53. Вход 21 блока 5 соединен с входом первого элемента И группы

69 элементов 60 и информационными входами группы триггеров 55, Вход дешкфратсра 54 является входом 18 блока 5. Выходы дешкфратора 54 соединены с входами группы элементов 56 65 и 57. Первый выход дешкфратора 54 соединен с входом элемента 62, выход которогс является выходом 22 блока 5, K синхровходу 26 блока 5 подключены входы группы элементов 56 и вход занесения регистра 53, вход установки в 0,которого является входом 15 начальной установки блока 5. Выходы группы элементов 56 соединены с входами занесения группы триггеров 55, выходы которых соединены с входами групп элементов 57. Выходы группы элементов 57 соединены с входами элемента 62. Выходы регистра 53 являются адреснымк выходами 16 блока 5 и соединены с входами элементов 61.

На фиг. 4 показан алгоритм микропрограммы, на примере выполнения которой поясняется принцип работы мик" ропроцесссра. Символамк И обозначены отдельные микрокоманды, а символом А -- проверяемое логическое условие.

На временных диаграммах выполнения алгоритма микропрограммы пркняты следуюшке обозна ния: 63 — синхрокмпульсы на входе 14 микропроцессора„. 64 — коды мккроксманд на выходе блока б; 65 — коды микрскоманд на выходе регкстра 7,: 66 — сигнал начальной установки на входе 15 микропроцессора„ 67 — кгнал на Bll ходе 24 блока 5; 68 — сигнал на выходе триггера 11; 69 — сигнал на вы ходе элемс-.нта 10; 0 — импульсы на выходе элемента 9; 71 — сигнал на выходе триггера 12; .73 — импульсы на выходе элемента 13; 73 — сигнал условия на входе 21 блока 5, Для приведения микропроцессора в исходное состояние на вход 15 подается сигнал 66 начальной установки„ Пс этому OH1 êàëy регистр 53 блс к триггер 12 Уста TaaTIHaaTDTся в О, а триггер 11 устанавливается в 1 . Пс нулевому адресy. Устансв ленному на выходе 16 блока 5, из блока б выбирается микрокоманде М, (64). Операционная эсть мнкроксманды М поступает на информационный вход регистра 7, а. адресная часть на вход 17 блока 5, Адресная часть микрскоманды состоит кз,двух полейадресного поля и поля управления переходами. Скгналы, состветствующке адресному полю, поступают на входы групп элементов 60. Сигналы, ссответству.ощке голю управления переходами, поступают на вход дешифратора 58. В поле управления переходами адресной части микрокомандь1 И1 задается безусловный переход к микро команде И2. Поэтому едкнкчный сигнал вырабатывается на Одном из выходов, кроме первого, дешифратора 58. Этим сигналом разрешается прохождение ацреснсхс ПОля через Однy из грyllII элементов 60 и 59 На информацион1045231

10 сетки сумматора 2.8, то на выходе пе реноса сумматора 28 вырабатывается единичный сигнал и поступает на информационный вход триггера 51. На выходах элементов 29 формируется конъюкция, а на выходах элементов

30 — дизъюнкция операндов. Кроме того, на выходах элементов 31

Формируется инверсное значение кода, содержащегося в регистре 39.По единичному сигналу с одного из выходов дешифратора 27 значение результата операции поступает через одну из групп элементов 32-36 и группу элементов 37 на информационные входы счетчика 38 и регистра 39.

По переднему Фронту импульса с выхода одного из элементов 40-45 производятся различные действия со счетчиком 38 и регистром 39 (установка в 0, занесение, сдвиг, прибавление 1 к содержимому). На выходе элемента 9 импульс 70 не вырабатывается, вследствие чего на выходе 16 блока 5 сохраняется адрес

35 микрокоманды М2. По заднему фронту второго синхроимпульса 63 триггер 11 устанавливается в 0, в результате чего сигнал 69 принимает единичное значение и открывает элемент 9.

4Ц Триггер 12 не изменяет единичного состояния. При поступлении третьего синхроимпульса 63 микрокоманда N2 опять заносится в регистр 7 (65), ные входы регистра 53, Так как на остальных выходах дешифратора 58 присутствуют нулевые сигналы, то элементы 60 остальных групп оказываются закрытыми. На информационные входы регистра 53 через группы элементов 61 и 59 передается код с выхода регистра 53. Таким образом, на информационных входах регистра

53 формируется адрес микрокоманды М2

Так как на управляющем выходе 25 присутствует нулевой сигнал 67, то единичный сигнал 69 поступает на входы триггера 11 и элемента 9. При поступлении синхроимпульса 63 на вход 14 на выходе элемента 9 вырабатывается импульс 70. Одновременно микрокоманда Ml заносится в конвейерный регистр 7. Однако код микрокоманды Nl (65) появляется на выходе регистра 7 через время, определяемое временем задержки занесения в регистр 7. На вход 25 блока 1 импульс 72 не поступает, так как элемент 13 закрыт нулевым сигналом 71 с выхода триггера 12. По заднему

;фронту синхроимпульса 63 в триггер

11 в соответствии с сигналом .69 заносится 1 ; а в триггер 12 в соответствии с сигналом 68 также заносится 1 . В результате этого сигнал 68 не меняет единичного значения, а сигнал 71 принимает единичное значение и открывает элемент 13. По заднему фронту импульса 70 адрес микрокоманды М2 заносится в регистр 53. Однако микрокоманда М2 появляется на выходе блока 6 (64) через время Г, определяемое временем занесенйя в регистр 53 и временем выборки из блока 6. В адресной части микрокоманды M 2 задается условный переход к следующей микрокоманде (по значению условия А). Поэтому единичный сигнал вырабатывается на первом выходе дешифратора 58. Сигнал 67 принимает единичное значение, а адрес следующей микрокоманды формируется в блоке 5 с учетом значения сигнала

73 логического условия, поступающего на вход 21 блока 5. Сигнал 69 на выходе элемента 10 принимает нуле вое значение и закрывает элемент 9.

При поступлении второго синхроимпульса 63 одновременно с занесением микрокоманды N2 в регистр 7 на выходе элемента 13 вырабатывается импульс 72. По переднему фронту импульса 72 блок 1 начинает выполнение микрокоманды Ml (65), хранимой на регистре 7, В зависимости от кода микрокоманды блок 1 вы- 66 полняет арифметико-логические и сдви говые операции. Дешифратор 27 декодирует -код микрокоманды и вырабатывает на одном иэ своих выходов сигнал соответствующего микроприкаэа.

Арифметико-логические операции выполняются в блоке 1 над двумя операндами, один из которых находится в регистре 39, а другой поступает на информационный вход 2. Причем на -выходе сумматора 28 формируется значение арифметической суммы слагаемых с учетом значения входного переноса, сигнал которого поступает на вход 23 блока 1. Если при этом происходит переполнение разрядной

Одновременно по переднему Фронту импульса 72 блок 1 выполняет микрокоманду N2, в результате чего форми руется значения сигнала 73 логического условия. По адресной части микрокоманды М2 и значению логического усдовия в блоке 5 формируется адрес микрокоманды МЗ или М4. Например, по единичному значению сигнала. 73 условия в блоке формируется адрес микрокоманды N4 ° По заднему фронту третьего синхроимпульса 63 триггер 11 устанавливается в 1, а триггер 12 в 0 . Сигнал 71 с его выхода закрывает элемент 13.

По заднему фронту импульса 70 блок 5 выдает на выход 16 адрес микрокоманды М4. Микрокоманда М4 выбнрается из блока 6 (64). Так как в адресной части микрокоманды N4 задается без.— условный переход к микрокоманде М5 сигнал 67 принимает нулевое значение, вследствие чего сигнал 69 при1045231 нимает единичное значение. По четвертому синхроимпульсу 63 микрокоманда М4 заносится в регистр 7 (65) .

На выходе .элемента 13 импульс 72

1 не вырабатывается, чем предупреждается повторное выполнение блоком 1 микрокоманды М2, По заднему фронту четвертого синхроимпульса 63 триггер 12 устанавливается в 1, а триггер 11 не меняет единичного состояния, По заднему фронту импульса

70 блок 5 выдает адрес микрокоманды М5, вследс;твие чего микрокоманда М5 выбирается из блока б. При поступлении следующего синхроимпульса 63 микрокоманда М5 заносится в регистр 7, блок 1 выполняет микрокоманду М4 а блок 5 формирует адрЕс следующей микрокоманды и т.д.

При выполнении многих операций блок 1 обращается rñ блоку внешней памяти или внешнему ус.тройству, выставляя на адресный выход 3 микропроцессора соответствующий адрес.

Блок внешней памяти и внешние устройства, с которыми взаимодействует микропроцессор, не показаны. Если необходимо записать информацию в блок внешней памяти или внешнее устройство, что указывается в микрокоманде, на управляющем выходе 8 микропроцессора устанавливается сигнал, соответствующий режиму записи.

Записываемые данные из блока 1 выдаются на информационный выход 4.

При чтении информации из блока внешней памяти или внешнего устройства на управляющий выход 8 поступает сигнал чтения, а считываемые данные передаются в блок 1 с информационного входа 2, Код, поступающий с первого выхода регистра 7 на вход

18 блока 5, определяет функцию управления логикой флагов, которая заключается либо в установлении выбранного флага в соответствии со значением сигнала на входе 21 бло-" ка 5, либо в выдаче содержимого выбранного флага или значений 0 и 1 на выход 22 блока 5. Работа блока 5 при этом заключается в следующем. В соответствии с кодом,поступающим на вход 18 блока 5, на одном иэ выходов дешифратора 54 вырабатывается управляющий сигнал.

Если производится установка одного из триггеров 55, то по единичному сигналу с выхода дешифратора 54 открывается один из. элементов 56.

15 При поступлении синхроимпульса на вход 26 блока 5 на выходе элемента 56 вырабатывается импульс, по заднему фронту которогэ в с=о-,ветствующий триггер 55 заносится значение сигнала на входе 21 блока 5, Если значение одного иэ триггеров 55 выдается на выход 22 блока 5, то по единичному сигналу с выхода дешифратора 54 открывается один из элементов 57 и содержимое триггера 55 поступает через элементы 57 и 62 на выход ?2 блока.

Таким образом, предлагаемый микропроцессор позволяет выполнять условные переходы в микропрограмме беэ использования холостых микрокоманд.

Учитывая, что в реальных микро35 программах условный переход приходится в среднем на каждые 5-7 вы,полняемых микрокоманд, то использование предлагаемого микропроцессора позволяет сэкономить B среднем

15-20% дорогостоящей гликропрограммной памяти (с 650 до 500 ликрокоманд).

1045231

18 (Ю

Я

И

И

ФФ бУ фие. 5

Составитель Г.Виталиев

Техред М.тенер

Корректор Г.Решетник

Реда к тор Л. Пчел инск ая

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4

Эакаэ 7555/51 Тираж 70б Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035р Москва, Ж-35р Раушская наб., д. 4/5