Пересчетное устройство

Пересчетное устройство

Иллюстрации

Показать все

Реферат

 

ПНРЕСЧЕТНОЕ УСТРОЙСТВО, содержащее элемент задержки, первый счетчик, элемент памяти, первый триггер , второй счетчик, второй триггер и элемент ИЛИ, первый вход которого соединен с выходом первого триггера, информационный вход которого соединен с инверсным выходом переноса второго счетчика, а выход переноса первого счетчика соединен с входом сброса второго триггера, отличающееся тем, что, с целью повышения быстрюдействия, вход элемента задержки, который является входом пересчетного устройства, соел динен с тактовым входом элемента памяти, тактовым входом первого триггера и инверсным входом записи второго счетчика, информационные входы и выходы которого соединены соответственно с информационными выходами и входами элемента памяти, адресный вход которого соединен с выходом первого счетчика, инверсный импульсный счетный которого соединен с первым выходом элемента задержки и вторым входом элемента ИЛИ, третий вход и выход которого соедис в нены соответственно с вторьм выхс/дом элемента задержки и импульсным счетным входом второго счетчика, вход сброса которого соединен с выходом второго триггера, установочный вход которого соединен с входом сброса первого счетчика, который является входом сброса пересчетного устройства, а выход переноса первого счетчика соединен с входом сбро са первого триггера. 4 Л СО СО СП

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

1(Я) Н 03 К 2 3/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЦЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 33848 3/18-21 (22) 25.01.82 (46) 07.10.83. Вюл. Р 37 (72) A.Т.Маковенко, Е.Т.Маковенко и Ю.С.Яковлев (71) Ордена Ленина институт кибернетикй AH Украинской ССР (53) 621.374.325.2(088.8) (56) 1. Авторское свидетельство СССР

Р 347925, кл. Н 03 К 23/00, 1972.

2. Авторское свидетельство СССР

Р 535249, кл. Н 03 К 23/00, 1976.

3. Авторское свидетельство СССР Р 211156, кл. 06 Р 7/52, 1968 (прототип) . (54)(57) ПЕРЕСЧЕТНОЕ УСТРОЙСТВО, содержащее элемент задержки, первый счетчик, элемент памяти, первый триггер, второй счетчик, второй триггер и элемент ИЛИ, первый вход которого соединен с выходом первого триггера, информационный вход которого соединен с инверсным выходом переноса второго счетчика, а выход переноса первого счетчика соединен с входом сброса второго триггера, о т л и ч а ю щ е е с я тем, что, с целью

„„su„„1046935 A повышения быстродействия, вход элемента задержки, который является входом пересчетного устройства, сое» динен с тактовым входом элемента памяти, тактовым входом первого триггера и инверсным входом записи второго счетчика, информационные входы и выходы которого соединены соответственно с информационными выходами и входами элемента памяти, адресный вход которого соединен с выходом первого счетчика, инверсный импульсный счетный вход которого соединен с первым выходом элемента эадержки и вторым входом элемента ИЛИ, третий вход и выход которого соединены соответственно с вторым выхс - ф дом элемента задержки и импульсным счетным входом второго счетчика., вход сброса которого соединен с выходом второго триггера, установоч- С ный вход которого соединен с входом

Ф сброса первого счетчика, который является входом сброса пересчетного устройства, а выход переноса первого счетчика соединен с входом сброса первого триггера.

«фь

1046935

Изобретение относится к дискретной обработке импульсных сигналов и может использоваться в таймерах, делителях частоты и т.д., требующих большого коэффициента пересчета.

Известно пересчетное устройство, содержащее блоки усиления и отбора, блоки реверса, основные и буферные счетные декады, устройства индикации, ключи передачи, запоминающие декады, устройства считывания, устройства записи, причем выход буферных счетных декад соединен с первым счетным входом основной счетной декады, потенциальные выходы которой через ключи передачи соединены с соответствующими входами триггеров запоминания запоминающих декад, а потенциальные выходы триггеров запоминания запоминающих декад соединены с импульсными входами триггеров основной счетной декады, импульсный выход переполнения последней основной счетной декады соединен с входом установки в нуль всех триггеров запоминающих декад и входом устройства считывания, выход которого соединен с вторым счетным входом первой основной счетной декады и входом устройства записи, выход которого соединен с входом устройства передачи кода и входом установки в нуль триггеров основной счетной декалы Г13.

Недостатками этого устройства являются большие аппаратурные затраты, возрастающие пропорционально о „о Кс„, что делает нерациональным йостроение таких устройств с (большим коэффициентом пересчета, а также сложное управление работой этого устройства.

Известно пересчетное устройство, содержащие двоично-десятичный счетчик и регистры хранения, элементы задержки, селектор, элемент ИЛИ и распределитель импульсов, причем выходы регистров соединены с входами селектора, выход селектора соединен с входом двоично-десятичного счетчика, первые выходы элементов задержки соединены с управляющим входом считывания соответствующего регистра, вторые выходы элементов задержки соединены с управляющими входами записи соответствующих регистров и входами элемента ИЛИ, третьи выходы элементов задержки соединены с входом сброса двоично-десятичного счетчика, входы элементов задержки соединены с выходом распределителя импульсов, один вход элемента ИЛИ соединен с входом устройства и входом сброса распределителя импульсов, выход элемента ИЛИ соединен со счетным входом двоично десятичного счетчика, а выход переполнения двоично" десятичного счетчика соединен с эходом распределителя импульсов 2, Недостатками пересчетного устройства являются относительно низкое быстродействие и большие затраты ап5 паратуры, необходимой для его реализации.

Известно пересчетное устройство, содержащее элемент задержки, первый счетчик, &JJeMBHT памяти, первый триггер, второй счетчик, второй триггер и элемент ИЛИ, первый вход которого соединен с выходом первого триггера, информационный вход которого соединен с выходом переноса второго счетчика, а выход переноса первого счетчика соединен с входом сброса второго триггера ГЗ j.

Недостаток устройства заключается в относительно низком быстродействии °

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в IIepecieTHoM устройстве,содержащем элемент задержки, первый счет 5 чик, элемент памяти, первый триг гер, Второй счетчик, второй триггер и элемент ИЛИ, первый вход которого соединен: с выходом первого триггера, информационный вход которого соединен с инверсным выходом переноса второго счетчика, а выход переноса первого счетчика соединен с входом сброса второго триггера, вход элемента задержки, который является входом

З5 пересчетного устройства, соединен с тактовым входом элемента памяти, тактовым входом первого триггера и ин версным входом записи второго счетчика, информационные входы и выходы

40 которого соединены соответственно с информационными выходами.и входами элемента памяти, адресный вход которого соединен с выходом первого счетчика, инверсный импульсный счетный

45 вход которого соединен с первым выходом элемента задержки и вторым вхо дом элемента ИЛИ, третий вход и выход которого соединены соответственно с вторым выходом элемента задержки и импульсным счетным входом второго счетчика, вход сброса которого соединен с выходом второго триггера, установочный вход которого соединен с вхОдом сброса первого счетчика, который является входом сброса пересчетного устройства, а выход перено са первого счетчика соединен с входом сброса первого триггера.

На фиг. 1 показана структурная схема пересчетного устройства; на

60 фиг. 2 - временные диаграммы, ноясняющие функционирование пересчетного ,устройства.

Пересчетное устройство содержит элемент 1 задержки, первый счетчик 2, элемент 3 памяти, первый триггер 4, 1046935

55 второй счетчик 5, второй триггер б и элемент ИЛИ 7, первый вход которого соединен с выходом первого триггера 4, информационный вход которого соединен с инверсным выходом переноса второго счетчика 5, а выход переноса первого счетчика 2 соединен . с входом сброса второго триггера б, вход элемента задержки, который является входом 8 пересчетного устройства, соединен с тактовым входом 1О элемента 3 памяти, тактовым входом первого триггера 4 и инверсным входом записи второго счетчика 5, информационные входы и выходы которого соединены соответственно с информа- 15 ционными выходами и входами элемента 3 памяти, адресный вход которого соединен с выходом первого счетчика 2, инверсный импульсный счетный вход которого соединен с первым выходом элемента 1, задержки и вторым входом элемента ИЛИ 7, третий вход и выход которого соединены соответственно с вторым выходом элемента 1 задержки и импульсным счетным входом второго счетчика 5, вход сброса которого соединен с выходом второго триггера б, установочный вход которого соединен с входом сброса первого счетчика 2, который является входом 9 сброса пересчетного устройства, а выход переноса первого счетчика 2 соединен с входом сброса первого триггера 4.

Элемент памяти может быть реализован на микросхеме оперативного запоминающего устройства (ОЗУ) .

Пересчетное устройство работает следующим образом.

В ячейках ОЗУ элемента 1 памяти хранят значения декад счета пересчет-40 ного устройства. Для изменения значения этих декад служит счетчик 5.

Счетчик 2 формирует последовательность адресов ячеек ОЗУ. В ячейке по нулевому адресу хРанят младшую дека- 45 ду деления. Счет начинается с нулевого значения кода счетчика 2.

После поступления на счетчик 2 со счетного входа 8 устройства десяти импульсов на выходе переноса счет° чика 2 появляется импульс, который устанавливает в нулевое состояние триггер 4.Сигнал с выхода триггера 4, поступая на элемент ИЛИ 7, разрешает формирование импульса суммирования в счетчик 5, по которому осуществляется прибавление единицы в младшую декаду (ячейку ОЗУ с нулевым адресом). При отсутствии переноса из этой декады триггер 4 устанавливается в единицу и при последо- 60 вательном считывании остальных девяти ячеек содержимое не изменяется °

Отсчитав очередные десять импульсов, счетчик 2 снова формирует импульс переноса и к нулевой ячейке ОЗУ при» 65! бавляется еще одна единица. В случае заполнения нулевой ячейки на выходе счетчика 5 возникает импульс переноса, который не дает установиться в единицу триггеру 4, и единица прибавляется в следующую ячейку. При этом в нулевую ячейку записывается код нуля. Этот процесс продолжается до окончания поступления импульсов или до появления высокого уровня на входе 9. Таким образом, в предлагаемом устройстве осуществляется начальная установка (обнуление) устройства, пересчет числа импульсов, поступающих на вход 8 устройства, и хранение в ОЗУ результатов счета.

Для более подробного рассмотрения работы устройства обратимся к временным диаграммам, представленным на фиг. 2. Высокий уровень на входе начальной установки (временная диаграмма 10) устройства обнуляет счетчик 2, блокируя его.работу, а следовательно, и работу всего устройства даже при наличии импульсов на его входе. 8 (временная. диаграмма 11) .

Этот сигнал на входе, 9 устройства взводит триггер б в единичное состояние, высокий уровень с выхода котого обнуляет счетчик 5, запрещая его работу. Работа устройства начинается в момент времени „ с появлением фронта первого импульса на входе 8 (после установки низкого уровня на, входе 9). При этом между появлением низкого уровня на входе 9 и фронтом первого импульса на входе 8 счет-. чик 2 и счетчик 5 находятся в нулевом состоянии, триггер б — в единичном, а триггер 4 может быть в произвольном состоянии. Передний фронт первого счетного импульса, поступая в момент 1 на тактовый вход триггера 4, взводит его в единичное состояние (если он стоял в нуле) или оставляет его в состоянии логической единицы, поскольку на его информационном входе в этот момент стоит высокий уровень с инверсного выхода цепи переноса счетчика 5, Высокий уровень с выхода триггера 4, поступая на вход элемента ИЛИ 7, блокирует прохождение имцульсОв на счетный вход счетчика 5, поступающих с выходов элемента 1 задержки (фиг. 2 диаграмма 12) . Кроме того, триггер б удерживает s нулевом состоянии счетчик 5, не разрешая его работу при появлении низкого уровня на инверсном входе разрешения параллельного занесения этого счетчика.

Появление высокого уровня на входе 8 разрешает запись в ОЗУ информации; поступающей на его информационные входы с информационных выходов счетчика 5. Поскольку счетчик 2 и счетчик 5 стоят в нуле, в ячейку

ОЗУ с нулевым адресом будут записаны

1046935 нули. По заднему фронту первого импульса, поступившего с первого- выхода элемента 1 задержки (фиг. 2 диаграмма 12), счетчик 2 переключается из нулевого состояния в первое.. При этом триггер 4 и триггер 6 находятся.в состоянии логической единицы, а счетчик 5 в нулевом состоянии.

Аналогично проходит работа устройства при поступлении второго, третьего-и т,д. импульсов вплоть до деся- IO того. При этом, поскольку счетчик 5 по прежнему удерживается в нулевом состоянии, то с появлением каждого очередного импульса на входе 8 устройства происходит занесение нуля 15 в ОЗУ по очередному адресу. По десятому импульсу при наличии кода девятки и высоком уровне на инверсном счетном входе счетчика 2 (фиг. 2 диаграмма 13) на инверсном выходе цепи переноса счетчика адреса 2 появляется низкий уровень (фиг. 2

1З вЂ” t ), который, поступая на нулевой вход триггера 4, устанавливает его в состояние логического нуля, разрешая тем самым прохождение импульсов через элемент ИЛИ 7. Положительный фронт выхода цепи переноса счетчика 2 переводит триггер 6 (фиг. 2 диаграмма 14) в состояние логического нуля, разрешая тем самым работу счетчика 5 (фиг,. 2, f.+ ) . Таким образом., по заднему фронту десятого импульса, поступившего с первого выхода элемента 1 задержки, счетчик 2 переключается в нулевое состояние. к этому моменту З5 времени триггер 4 (фиг, 2 диаграм . ма 15) и триггер 6 уже стоят в состоянии логического нуля. Поэтому по низкому уровню сигнала на инверсном входе разрешения параллельного зане- 4О сения счетчика 5 осуществляется занесение содержимого нулевой ячейки

ОЗУ (содержимое нулевой ячейки в этот момент равно нулю ) в счетчик 5.

В .следующий момент времени счетчик 5 45 переключается по положительному перепаду импульса, поступающего с выхода элемента ИЛИ 7. Этот перепад формируется при переключении триггера 4 (фиг. 2 диаграмма 16), осуществляемого по положительному перепаду следующего (в. данном случае одиннадцатого) импульса, поступающего на тактовый вход триггера 4 с входа 8 устройства. Таким образом, фронт. счетного импульса будет формирован на выходе элемента ИЛИ 7 (фиг. 2 диаграмма 17) в момент времени, к которому на инверсном входе разрешения параллельного занесения счетчика 5 уже стоит высокий уровень, ко- 60 торый препятствует работе счетчика 5 в режиме счета. По высокому уровню этого импульса с входа 8 устройства осуществляется запись содержимого счетчика 5 в ОЗУ (в данном у случае в ячейку с нулевым адресом, фиг. 2 диаграмма 18) . Переключение счетчика 2 происходит по отрицательному перепаду одиннадцатого импульса, поступающего с первого выхода элемента 1 задержки на счетный вход счетчика 2.

Работа устройства на следующих восьми тактах в интервале времени происходит аналогично, за исключейием того, что импульсы на счетный вход счетчика 5 не поступают, поскольку их прохождение через элемент ИЛИ 7 блокирует высокий уровень на выходе триггера 4.

При поступлении на вход 8 устройства двадцатого., тридцатого и т.д, импульсов (при коде девять в счетчике 2) происходит прибавление единиц в счетчик 5 (аналогично тому, как это было ранее рассмотрено для десятого импульса) .

При считывании из очередной "ячейки ОЗУ кода девять и занесения его в счетчик 5 (фиг. 2 диаграмма 19), а также при наличии импульса на его счетном входе на инверсном выходе цепи переноса счетчика. 5 появится низкий уровень(фиг. 2 диаграмма 20).

В результате с приходом фронта очередного импульса на вход 8 устройства триггер 4 остается в состоянии логического нуля, разрешая прохождение импульса с выхода элемента ИЛИ 7.

Поэтому при считывании из .ОЗУ и. записи в счетчик 5 содержимого следующей ячейки (фиг. 2 t„„ — 4„> ), по импульсу с выхода элемента ИЛИ 7 происходит прибавление единицы к содержимому счетчика 5, что эквивалентно переносу единицы в следующую декаду. Если в считанной ячейке ОЗУ хранился код девять, то с появлением импульса на счетном входе счетчика 5 на выходе его цепи переноса снова возникает перенос, аналогичный тому, как это уже описано выше °

Таким образом, если, например, в семи ячейках ОЗУ подряд, начиная с нулевой, хранится код девять, то после занесения содержимого нулевой ячейки ОЗУ в счетчик 5 и появления импульса на выходе элемен та ИЛИ 7 триггер 4 будет находиться в состоянии логического нуля на протяжении.последующих семи с половиной тактов сигнала на входе 8 устройства.

Таким образом, в предлагаемом устройстве осуществляется начальная установка (обнуление) устройств, в том числе ОЗУ, пересчет числа импульсов, поступающих на вход 8 и хранение результата счета.

Технико-экономическая эффективность заключается в том, что при увеличении коэффициента пересчета затраты оборудования увеличиваются

1046935 незначительно при высоком быстродействии

Кроме того, в пересчетном устройстве ие тратится дополнительного времени на начальнув установку, несмотря на необходимость обнуления

ОЗУ с последовательным доступом к ячейкам.

1046935 Составитель О.Скворцов

Редактор С.Юско Техред С.Мигунова Корректор О.Билак, Заказ 7752/56 Тираж 93б Подписное .ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

Il3035, Москва, Ж-35, Раушская наб °, д. 4/5

Филиал ППП Патент, г.ужгород, ул.Проектная, 4